【正文】 用這種紙質日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損失。與傳統(tǒng)紙質的萬年歷相比 ,數(shù)字萬年歷得到了越來越廣泛的應用。 本設計基于 FPGA，采用 Verilog 語言編程 ,用軟件的方式設計 ,靈活性好 ,且作為課程設計來說不僅是對以往大學階段一些知識的應用也不用花費多少成本。按照系統(tǒng)設計功能的要求 ,設計一個簡單的數(shù)字萬年歷，顯示年、月、日、時、分、秒等基本功能。對此國內外許多設計人員對其進行了大量的設計，有用單片機開發(fā)的，有用 FPGA 開發(fā)的。由于使用 FPGA 設計、簡便，成本低廉，所以本課程設計采用基于 FPGA 開發(fā)。在設計過程中要完成年月日時分秒等基本功能，同時還要設計鬧鐘功能以及陰陽歷顯示功能（這個是國外設計愛好者未考慮的）。采用 FPGA 設計的萬年歷由于成本低，精度高，可靠性好 等優(yōu)點，使它有了非常廣闊的使用之處。 畢業(yè)設計（論文）專用紙 第 頁 2 第 1 章 萬年歷的發(fā)展及 FPGA 簡介 萬年歷的發(fā)展 鐘表、日歷等的數(shù)字化大大方便了現(xiàn)代人的生活 ， 同時也大大的擴展了鐘表的功能 ，例如 自動報警 、 打鈴 、 控制其他電子產品 等。 而 這些 功能的實現(xiàn) ， 均 是以鐘表 的 數(shù)字化為基礎的。因此，研究 數(shù)字 萬年歷 及擴大其應用，有非?，F(xiàn)實的意義。 數(shù)字萬年歷 是一種用數(shù)字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和靈活性 ，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用 。 數(shù)字 萬年歷 從原理上 講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。 此次設計與制做 數(shù)字 萬年歷 就是為了了解數(shù)字鐘的原理，從而學會制作數(shù)字鐘 。 而且通過 萬年歷 的制作進一步了解各種在制作中用到的中小規(guī)模集成電路的作用及 使用方法 ， 且由于 電子萬年歷 包括組合邏輯電路和 時序 電路 ， 通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法 。 FPGA 簡介 FPGA 是現(xiàn)場可編程門陣列（ Field programmable gates array）的英文簡稱 ，是由可編程邏輯模塊組成的數(shù)字集成電路（ IC） ,這些邏輯 模塊之間用可配置的互聯(lián)資源。設計者可以對這些器件進行編程來完成各種各樣的任務。由于實現(xiàn)方式的不同，有些FPGA 只能編程一次，而有些則可以重復進行多次編寫。在 FPGA 名稱中的“現(xiàn)場可編程”是指“在現(xiàn)場”進行。與那些內部功能已被制造者固化的器件相反。由于 FPGA 的設計成本低廉，修改方便，從而催生了的、許多富有創(chuàng)新意識的公司，這就意味著設計人員可以在基于 FPGA 的測試平臺上實現(xiàn)他們的軟件開發(fā)，而不需要承擔數(shù)額巨大的不可重現(xiàn)工程的成本或昂貴的開發(fā)工具。 畢業(yè)設計（論文）專用紙 第 頁 3 第 2 章 設計原理 組成模塊 萬年年來設計要完成的基本 功能是顯示年月日時分秒以及時間修改功能，對此需要把系統(tǒng)分為以下幾個模塊： 分頻模塊（ fenpin）、控制模塊（ contr）、時間顯示調整模塊（ mux_4）、時分秒模塊（ timeve）、年月日模塊（ nyr2020）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi） 。分頻模塊是為了得到一個周期為秒的脈沖，該脈沖主要用于秒的走動；控制模塊要完成的功能是由使用者決定顯示年月日還是時分秒，當使用者不參與控制時，時分秒和年月日每隔一小段時間會自動輪流顯示，當使用者參與控制時則需要由改模塊完成；時間顯示調整模塊，顧 名思義就是對時間進行調整修改；時分秒模塊和年月日模塊分別控制時分秒和年月日；顯示控制模塊的功能是控制顯示時分秒還是年月日，在設計過程中為了節(jié)省器材，減少數(shù)碼管的個數(shù)，把年月日和時分秒分成兩個模塊，至于顯示哪一個則有該模塊完成任務；譯碼器則是在數(shù)碼管上顯示當前時間。 系統(tǒng)設計圖 畢業(yè)設計（論文）專用紙 第 頁 4 圖 1 流程圖 圖 2 功能設計圖 畢業(yè)設計（論文）專用紙 第 頁 5 第 3 章 各功能模塊介紹 分頻模塊（ fenpin） 該模塊的主要功能是想得到一個時鐘頻率為 1Hz的一個脈沖，也就是說 想得到周期為 1秒的一個脈沖。設計思路是：用一個模 10計數(shù)器，該計數(shù)器每秒有 10個脈沖波形，如圖 3所示： 圖 3 模 10計數(shù)器波形 然后對該計數(shù)器每秒計數(shù)一次，也就是說在一秒內有 10個脈沖，但是只要最后的一個脈沖，這樣就得到了一個周期為 1s的脈沖，如圖 4所示： 圖 4 1Hz脈沖 控制模塊（ countr） 該模塊的主要功能是對時間顯示調整模塊（ mux_4）進行控制，并且參與外部控制。設計思路：在沒有按下外部控制按鍵時，每 8秒輪流控制年月日和時分秒模塊，就是說在前 8秒內令 rc為 0，下一個 8秒內令其為 1，然后輪流交換。 rc的作用就是相當于個脈沖，這個脈沖決定了該模塊的輸出電平。當按下外部按鍵的時候，也就意味著使用者參與控制了，該模塊有 2個外置按鍵可供使用者使用，按下第一個按鍵則顯示時分秒，按下第二個按鍵顯示年月日，當兩個按鍵都按下的時候默認按鍵無效。 畢業(yè)設計（論文）專用紙 第 頁 6 時間顯示調整模塊（ mux_4） 該模塊的功能是控制顯示器，決定顯示年月日還是時分秒。 [為了節(jié)省數(shù)碼管，該設計把年月日和時分秒的顯示分開 ]，當該模塊接受到低電平時顯示當前的時分秒，當接受到的是高電平時則顯示年月日。 時分秒模塊 （ timeve） 秒（ second）：秒信號 qm[7:0],低四位 qml[3:0]，高四位 qmh[7:4]，秒進位信號 enmin。給予秒信號和進位信號一個初始值，令 {qmh,qml}=0,carry1=0。當秒信號計數(shù)到 59時，則要把秒信號計為 0，同時進位信號 carry1=1。當秒信號計數(shù)小于 59時，如果十位 qmh==5，個位 qml9則十位不變，個位每秒加 1， carry1=0；如果 qmh5而 qml==9,則令qmh=qmh+1,qml=0,carry1=0；如果 qmh5且 qml9， 則 qmh=qmh， qml=qml+1,carry1=0。最終秒信號 qm={qmh,qml},秒進位信號 enmin =carry|jf(jf是外部按鍵信號 )。 分（ minute）：分信號 qf[7:0]，低四位 qfl[3:0]，高四位 qfh[7:0]，分進位信號enhour。給予初始值： {qfh,qfl}=8’ h00,進位信號 carry1=0。當分信號計數(shù)到 59時，則令 {qfh,qfl}=8’ h00， carry1=1。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1，carry1=0。 如果 qfh5， qfl==9，則 qfh=qfh+1， qfl=0， carry1=0；如果 qfh5， qfl9，則 qfh=qfh，qfl=qfl+1， carry1=0。最終分信號 qf={qfh,qfl}，分進位信號 enhour =carry1|jh(jh同秒信號中的 jf，一樣是外部按鍵信號 )。 時（ hour）：時信號 qs[7:0]，低四位 qsl[3:0]，高四位 qsh[7:0]，時進位信號 cout。初始賦值令 {qsh,qsl}=8’ h00，進位信號 carry1=0。則當時信號計數(shù)到 23(qsh==2amp。amp。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1，carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1， carry1=0。最終時信號 qs={qsh,qsl}， cout=carry1。 畢業(yè)設計（論文）專用紙 第 頁 7 年月日模塊（ nyr2020） 日計數(shù)：日信號 qr[7:0]，日進位信號 clky，以及每月天數(shù) date。 date：一年又十二個月， 而且每個月的天數(shù)不完全相同，需要對 date做不同的取值判斷。給一個月計數(shù)qy，由月計數(shù)的不同給予 date不同取值。如：當 qy=3，則 date=31。這里有個需要注意的是 2月，一般年份 2月有 28天，但是閏年則有 29天。對于日信號，當 qr=date時，則令qr=1， clky=1；否則若日信號的十位與 date的十位相同且個位小于 date的個位，則十位不變，個位每個脈沖加 1（這里的秒沖有外界和內部兩種，內部脈沖來自時分秒模塊的輸出 cout）；若日信號十位小于 date的十位，但是個位相等，則令十位加 1，個位計為 0；若 日信號十位和個位均小于 date則令日信號十位不變，個位加 1。 . 月計數(shù)和年計數(shù)大致計算方法和日的差不多，只不過月計數(shù)的時鐘脈沖來自日計數(shù)的進位信號，而年計數(shù)的脈沖來自于月計數(shù)的進位信號。需要注意的是日和月都是兩位十進制數(shù)表示，故需要用 8位二進制數(shù)表示，而年是四位十進制信號，需要 16位表示。這里不再多說。 顯示控制模塊 (mux_16) 該模塊的主要功能是控制是顯示時分秒還是年月日。設計思路：根據(jù)控制模塊（ contr）的輸出 k的高低電平決定。當 k是高電平時，該模塊的輸出端輸出的是當前的時分秒信號， 即：令 q0=0、 q1=0， q q3顯示秒信號的十位與個位， q q5顯示分信號的十位與個位， q q7顯示時信號的十位與個位。當 k是低電平時，該模塊的輸出端輸出的是年月日，即：令 q0、 q q q3顯示年信號的千位、百位、十位、個位， q q5顯示月信號的十位與個位， q q7顯示日信號的十位與個位。 譯碼器（ yimaqi） 譯碼器可以將輸入代碼的狀態(tài)翻譯成相應的輸出信號，以高、低電平的形式在各自 畢業(yè)設計（論文）專用紙 第 頁 8 的輸出端口送出，以表示其意愿。譯碼器有多個輸入端和多個輸出端。假如輸入的端個數(shù)為，每個輸出端只能有兩個狀態(tài)，則輸出端個數(shù)最多有 2n 個 本設計采用的是 3 線 8線譯碼器，輸入端為年月日的信號或者是時分秒的信號，輸出的 8位二進制數(shù)對應譯碼器的真值表。 畢業(yè)設計（論文）專用紙 第 頁 9 第 4 章 模擬仿真 年月日模塊仿真 該仿真圖顯示的是 09年 5月分的，由圖可以看出 5月分有 31天，當月份進入到下一個月的時候，日期 day則變?yōu)?1號，仿真結果無誤。 時分秒模塊仿真 上圖顯示的是時分秒模塊的運行仿真結果圖，秒針每到 60個計數(shù)時分針才走動一次，秒針的走動需要由分頻模塊輸出的 1HZ的脈沖來帶動，秒帶分走，分帶時走。秒計數(shù)最大到 59時分計數(shù)加 1，分也是到 59時計數(shù)加 1。 畢業(yè)設計（論文）專用紙 第 頁 10 結論 每到新年，人們就會買來一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。但使用這種紙質日歷，必須記得每天按時撕一張，否則反而會記錯日 期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損麻煩。與傳統(tǒng)紙質的萬年歷相比 ,數(shù)字萬年歷得到了越來越廣泛的應用。 本文是一篇基于 FPGA的數(shù)字萬年歷的論文，在設計過程中我通過在網(wǎng)上和圖書館查閱資料，收集了大量相關方面的資料，通過對這些資料的學習，我了解了 FPGA的相關知識并認真復習了 Verilog語言。本次畢業(yè)設計除了讓我回顧以前學過的知識外，也使我學習到了新的東西。這次畢業(yè)設計可以說是對四年的大學學習的總結。 本次畢業(yè)設計完成的主要工作和任務如下：對設計方案的理論研究，電路原理的設計制作，軟件的 編寫和調試以及畢業(yè)論文的制作。 通過對本課題的研究我有以下幾個方面的收獲： （ 1）學習與掌握了 FPGA的基本原理及其各種應用，對它的軟件設計方法有較深入的認識。 （ 2）通過對電路原理圖設計繪制，對數(shù)字電路有了更加清晰的了解，學到了以前沒注意到的知識。 （ 3）本設計重點在于軟件的設計，因此在設計過程中使自己在大學學到的 Verilog語言知識得到了鞏固，同時提高了解決實際問題的能力