基于fpga的數(shù)字頻率計實驗報告(能測占空比)-文庫吧
2025-06-03 16:07 本頁面
【正文】 按住按鍵S5顯示低四位數(shù)字 若未超出四位數(shù)碼管顯示范圍，則按照如下顯示小數(shù)點： X1000檔(1~9999khz)只顯示個位小數(shù)， X100檔(~)只顯示十位小數(shù)點， X10檔(~)只顯示百位小數(shù)點， X10檔(~)只顯示百位小數(shù)點， X1檔(~)只顯示千位小數(shù)點。 顯示效果如下圖所示： 也可按住按鍵S5顯示其余低位 （誤差177。1HZ） 顯示頻率6HZ二、占空比部分 利用基準(zhǔn)時鐘產(chǎn)生一個10MHZ的頻率用于標(biāo)準(zhǔn)計數(shù)信號； 在1HZ閘門信號上升沿到來時，10MHZ計數(shù)信號開始計數(shù)， 同時在待測信號為高電平時，用七個計數(shù)器對10MHZ信 號的上升沿次數(shù)計數(shù)，低電平時不計數(shù)； 當(dāng)1HZ閘門信號的下個上升沿到來時，10MHZ計數(shù)信號剛 好計數(shù)10M次（1s時間），此時取待測信號高電平期間 七個計數(shù)器的最高四位的數(shù)據(jù)鎖存并送數(shù)碼管顯示，顯 示時數(shù)碼管DS2(百位)小數(shù)點亮，所得結(jié)果即為待測信號 的占空比（單位為%），如下圖所示： 按下按鍵 S6顯示占空比（%） （2）. 測量占空比設(shè)計原理時序圖1Hz閘門信號計數(shù)器清零clr=1，重新計數(shù)高電平時才計數(shù)，并送數(shù)碼管顯示1秒時間寬度待測信號標(biāo)準(zhǔn)計數(shù)信號10MHZ計上升沿次數(shù)10M次（1s時間）六． 結(jié)論與誤差分析1. 頻率測量部分：（1）. 結(jié)論：能測到待測信號的頻率范圍理論上為1HZ~，實際測試時最高只用過25MHZ的頻率進(jìn)行測試，結(jié)果相差177。1Hz，達(dá)到設(shè)計要求。（2）. 誤差分析：由于采用直接測頻法，1S閘門時間通常不是待測信號的整數(shù)倍，因此計數(shù)值也產(chǎn)生最大為177。1個脈沖誤差。設(shè)待測信號脈沖周期為Tx,頻率為Fx，當(dāng)測量時間為T=1s時，測量相對誤差為Tx/T=Tx=1/Fx。所以，直接測頻法的測量準(zhǔn)確度與信號的頻率有關(guān)：當(dāng)待測信號頻率較高時，測量準(zhǔn)確度也較高，反之測量準(zhǔn)確度也較低。2. 占空比測量部分：（1）. 結(jié)論：高頻時對占空比在5%~95%的待測信號測試誤差為177。%，最高能測試到25MHZ的占空比；在低頻時測量的占空比有較大誤差。（2）. 誤差分析： 由于1S閘門時間內(nèi)用10MHZ的基準(zhǔn)信號在待測信號的高電平是計數(shù)，故誤差產(chǎn)生的原因有一下兩點： 待測信號進(jìn)入閘門的狀態(tài)隨機(jī)（可能是高電平，也可能是低電平），所以對高頻信號，測量到的占空比誤差比較??；對低頻信號誤差較為明顯，若進(jìn)出閘門的狀態(tài)同為高電平，則在1S閘門時間內(nèi)對高電平的狀態(tài)就有多計數(shù)，結(jié)果偏高；若進(jìn)出閘門的狀態(tài)同為低電平，則在1S閘門時間內(nèi)對高電平的狀態(tài)就少計數(shù)，結(jié)果偏低。待測信號進(jìn)入閘門的狀態(tài)隨機(jī)，且1S閘門時間通常不是待測信號的整數(shù)倍，以10MHZ信號作為基準(zhǔn)信號計數(shù)10M次上升沿作為待測信號在1S時間內(nèi)整數(shù)個周期的時間，本身只是個近似值，所以對高頻時誤差較小，低頻時有較大誤差。 七．VHDL程序：********************************************************library ieee。use 。use 。entity frequency_meter isport( clk ,d0,d1 :in std_logic。 clkx :in std_logic。 wei :out std_logic_vector(3 downto 0)。 led :out std_logic_vector(7 downto 0) )。end entity frequency_meter。********************************************************Architecture abc of frequency_meter is signal led1, led2, led3, led4 :std_logic_vector(7 downto 0):=11000000。 signal ge ,shi, bai, qian :integer range 0 to 10:=0。 signal clk_1 :std_logic :=39。139。 signal clk_0, clk_1hz, clk_10m, freq12k : std_logic。 signal temp : std_logic_vector(22 downto 0)。begin**********p0**產(chǎn)生10mHZ頻率***************************** p0 : process(clk) is variable counter0 :integer :=0。 begin if (clk39。event and clk=39。139。 ) then counter0:=counter0+1。 if (counter0=25) then clk_0=not clk_0。 counter0:=0。 end if。 end if。
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