【正文】 S,USB,VHDL,SDR 第四題：unix 命令cp r, rm,uname 第五題：用波形表示D觸發(fā)器的功能 第六題：寫異步D觸發(fā)器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器 第九題：畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。 華為面題 (硬件) 全都是幾本模電數(shù)電信號(hào)單片機(jī)題目 :sram,ssram,sdram :在時(shí)域與頻域關(guān)系 :和4題差不多 ,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.. ,特點(diǎn),比較 ?(負(fù)邏輯?) ,判錯(cuò) ,求回差電壓 ,什么參數(shù)(壓控振蕩器?) 12. 13. 什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào) 14. 用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù) ? 一、 研發(fā)（軟件） 用C語(yǔ)言寫一個(gè)遞歸算法求N！； 給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤； 防火墻是怎么實(shí)現(xiàn)的？ 你對(duì)哪方面編程熟悉？ 新太硬件面題 接著就是專業(yè)題目啦 （1）d觸發(fā)器和d鎖存器的區(qū)別 （2）有源濾波器和無(wú)源濾波器的原理及區(qū)別 （3）sram，falsh memory，及dram的區(qū)別？ （4）iir，fir濾波器的異同 （5）冒泡排序的原理 （6）操作系統(tǒng)的功能 （7）學(xué)過(guò)的計(jì)算機(jī)語(yǔ)言及開(kāi)發(fā)的系統(tǒng) （8）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。 如果電路中一定要使用組合邏輯，如何提高電路的可靠性 ？ 一開(kāi)始還以為會(huì)讓自我介紹一下（以前所有的面試都如此開(kāi)場(chǎng)），沒(méi)想到剛一坐下來(lái)就是技術(shù)問(wèn)題，有點(diǎn)蒙。大致如下： 同步異步電路的區(qū)別（雖然經(jīng)常提到這個(gè)概念，可是真細(xì)致的問(wèn)起來(lái)，感覺(jué)不好說(shuō)） 異步電路設(shè)計(jì)要注意哪些問(wèn)題（同上） 怎么提高設(shè)計(jì)頻率 數(shù)字鎖相環(huán)的概念和設(shè)計(jì)要點(diǎn)（這個(gè)我前兩天拿到資料看了一下，但沒(méi)仔細(xì)看，結(jié)果答的比較含糊，唉） 用運(yùn)放畫一個(gè)放大器（汗，早忘了） 就記得這些了，接著給歐一份考卷，我答得還可以，能想起下面這些： 傳輸線固有輸入阻抗和傳輸線長(zhǎng)度和寬度的關(guān)系？ 漂移發(fā)生在多大的頻率上？（好像也是鎖相環(huán)方面的概念，記不太清了） 什么狼、羊、倉(cāng)的邏輯題，很容易 ttl高電平得最低輸入電壓、低點(diǎn)平的最高輸入電壓是多少？ 冒險(xiǎn)的概念 幾個(gè)數(shù)字電路讓你分析，不難，沒(méi)法畫，就不說(shuō)了。 512k*8bit的ram有幾根地址線，數(shù)據(jù)線？（今天面試最容易的題） 什么SDH和PDH的區(qū)別？（因?yàn)槁?tīng)都沒(méi)聽(tīng)說(shuō)過(guò)，也不知道記得對(duì)不對(duì)，知道的人糾正一下哈） pci是同步還是異步總線？ 總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嗬嗬 大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答案，hoho。 1. setup time 和 hold time 不滿足情況下應(yīng)該如何解決？ 2. 什么叫做亞穩(wěn)態(tài)，如何解決？ 3. Verilog中 = 和 = 有什么區(qū)別？ 4. 畫一個(gè)D觸發(fā)器的原理圖（門級(jí)），并且用verilog gate level表示出來(lái)； 5. 用最少的Mos管畫出一個(gè)與非門； 6. 寫一段finite state machine（主要考察coding style）；如果觸發(fā)器的setup time/hold time不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。 在同步系統(tǒng)中，如果觸發(fā)器的setup time/hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)（Metastability），導(dǎo)致采樣錯(cuò)誤。此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間（resolution time）。經(jīng)過(guò)resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。 只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的，因此設(shè)計(jì)的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者需要同步來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法 題目是都用英文寫的，我用漢字來(lái)表達(dá) 1， a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0 例如a：0001100110110100100110 b：0000000000100100000000 請(qǐng)畫出state machine 2， 請(qǐng)用RTL描述上題state machine 3，library IEEE。 use 。 use 。 use 。 entity check1101 is Port ( a : in std_logic。 clk : in std_logic。 b : out std_logic)。 end check1101。 architecture Behavioral of check1101 is signal p : std_logic_vector(0 to 3)。 begin serial2parallel: process(clk) begin if clk39。event and clk=39。139。 then p=aamp。p(0 to 2)。 end if。 end process。 check: process(clk,p) begin if clk39。event and clk=39。139。 then if p = 1101 then b= 39。139。 else b= 39。039。 end if。 end if。 end process。 end Behavioral。 我的一個(gè)同事說(shuō)的。 你的p其實(shí)就是一個(gè)狀態(tài)，應(yīng)該是設(shè)兩個(gè)狀態(tài)就足夠了：1101和OTHERS 這只是一個(gè)典型的設(shè)計(jì)題目，而且用狀態(tài)機(jī)做并沒(méi)有使設(shè)計(jì)復(fù)雜化 你下面的設(shè)計(jì)會(huì)實(shí)現(xiàn)有兩個(gè)延時(shí)，不過(guò)我相信出題的人不會(huì)在意這個(gè)的。 還有就是，狀態(tài)機(jī)設(shè)計(jì)一般都有reset的，你要加上這個(gè)端口才比較好，當(dāng)然不加也不算不完整吧 此題scholes描述的，只有一個(gè)延時(shí)。修改如下： library ieee。 use 。 use 。 use 。 entity test is port ( rst : in std_logic。 clk : in std_logic。 a : in std_logic。 b : out std_logic )。 end test。 architecture test of test is signal p: std_logic_vector(3 downto 0 )。 begin Start:process (rst, clk, p, a) begin process if rst = 39。139。 then if clk39。event and clk = 39。139。 then p=p(2 downto 0)amp。a。 end if。 else p=0000。 end if。 end process。 Start1:process (rst, clk, p) begin process if rst = 39。139。 then if clk39。event and clk = 39。139。 then if p = 1101 then b=39。139。 else b=39。039。 end if。 end if。 else b=39。039。 end if。 end process。 end test。 本題考察利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì) 下面用verilog進(jìn)行描述：（有限狀態(tài)機(jī)提供6個(gè)狀態(tài)） module sequence_detect(in,out,clk,rst,state)。 output out。 output[2:0]state。 input clk。 input rst。 input in。 reg[2:0]state。 wire out。 parameter IDLE=39。d0, A=39。d1, B=39。d2, C=39。d3, D=39。d4, E=39。d5。 assign out=((state==D)amp。amp。(in==1))?1:0。 always @(posedge clk) begin if(!rst) begin state=IDLE。 end else case(state) IDLE:if(in==1) // the first code is right, storing the state A // begin state=A。 end A:if(in==1) // the second code is right, storing the state B // begin state=B。 end else begin state=IDLE。 end B:if(in==0) // the third code is right, storing the state C // begin state=C。 end else begin state=E。 end C:if(in==1) // the fourth code is right, storing the state D // begin state=D。 // out=1。 end else begin state=IDLE。 // out=0