【正文】 對，知道的人糾正一下哈） pci是同步還是異步總線？ 總之這塊還是容易的，但是考得范圍比較廣，歡迎補充，嗬嗬 大概的印象，可能有點出入，大家參考，最好大牛能給出答案，hoho。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR 第四題：unix 命令cp r, rm,uname 第五題：用波形表示D觸發(fā)器的功能 第六題：寫異步D觸發(fā)器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個邊沿觸發(fā)器 第九題：畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。時hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 y=a nor b。 loadn=qn(2)。039。139。139。139。 end pdiv。 use 。南橋芯片則提供對KBC（鍵盤控制器）、RTC（實時時鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級能源管理）等的支持。 always (posedge clk or posedge reset) if(reset) q = 0。 input reset。 17 用mos管搭出一個二輸入與非門。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。請簡述用EDA軟件（如PROTEL）進行設(shè)計（包 括原理圖和PCB圖）到調(diào)試出樣機的整個過程。 reg [7:0] q。 input clk。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 endmodule 圖形描述： 4 什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。 always ( posedge clk or posedge reset) if ( reset) out = 0。 input clk , reset。 產(chǎn)生毛刺叫冒險。見圖1。75 / 75面試的資料1 什么是Setup 和Holdup時間？ 建立時間(Setup Time)和保持時間（Hold time）。 如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。 如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。 output clk_o。 else out = in。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。 6 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 8 可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？ PAL，PLD，CPLD，F(xiàn)PGA。 input reset。 always (posedge clk or posedge reset) if(reset) q = 0。在各環(huán)節(jié)應(yīng)注意哪些問題？ 電源的穩(wěn)定上，電容的選取上，以及布局的大小。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 18 集成電路前段設(shè)計流程，寫出相關(guān)的工具。 input d。 else q = d。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。 use 。 architecture bh of pdiv is signal loadn,loadm,a,b :std_logic。 then qn=010。 then qn=qn1。 then qm=010。 then qm=qm1。 loadm=qm(2)。 end bh。 設(shè)想你將設(shè)計完成一個電子電路方案。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。 4. 如何解決亞穩(wěn)態(tài) 5. 用verilog/vhdl寫一個fifo控制器 6. 用verilog/vddl檢測stream中的特定字符串 信威dsp軟件面試題～ )DSP和通用處理器在結(jié)構(gòu)上有什么不同，請簡要畫出你熟悉 的一種DSP結(jié)構(gòu)圖 2)說說定點DSP和浮點DSP的定義（或者說出他們的區(qū)別） 3）說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?4）請寫出【－8，7】的二進制補碼，和二進制偏置碼。 華為面題 (硬件) 全都是幾本模電數(shù)電信號單片機題目 :sram,ssram,sdram :在時域與頻域關(guān)系 :和4題差不多 ,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機的,12分之一周期.. ,特點,比較 ?(負邏輯?) ,判錯 ,求回差電壓 ,什么參數(shù)(壓控振蕩器?) 12. 13. 什么耐奎斯特定律,怎么由模擬信號轉(zhuǎn)為數(shù)字信號 14. 用D觸發(fā)器做個4進制的計數(shù) ? 一、 研發(fā)（軟件） 用C語言寫一個遞歸算法求N?。?給一個C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯誤； 防火墻是怎么實現(xiàn)的？ 你對哪方面編程熟悉？ 新太硬件面題 接著就是專業(yè)題目啦 （1）d觸發(fā)器和d鎖存器的區(qū)別 （2）有源濾波器和無源濾波器的原理及區(qū)別 （3）sram，falsh memory，及dram的區(qū)別？ （4）iir，fir濾波器的異同 （5）冒泡排序的原理 （6）操作系統(tǒng)的功能 （7）學(xué)過的計算機語言及開發(fā)的系統(tǒng) （8）拉氏變換和傅立葉變換的表達式及聯(lián)系。 1. setup time 和 hold time 不滿足情況下應(yīng)該如何解決？ 2. 什么叫做亞穩(wěn)態(tài)，如何解決？ 3. Verilog中 = 和 = 有什么區(qū)別？ 4. 畫一個D觸發(fā)器的原理圖（門級），并且用verilog gate level表示出來； 5. 用最少的Mos管畫出一個與非門； 6. 寫一段finite state machine（主要考察coding style）；如果觸發(fā)器的setup time/hold time不滿足,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿到來時，數(shù)據(jù)才能被打入觸發(fā)器。經(jīng)過resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機的，與輸入沒有必然的關(guān)系。 use 。 b : out std_logic)。event and clk=39。 end if。139。039。 end Behavioral。修改如下： library ieee。 entity test is port ( rst : in std_logic。 end test。 then if clk39。a。 end process。event and clk = 39。 else b=39。 else b=39。 end test。 input clk。 wire out。d2, C=39。 assign out=((state==D)amp。 end else case(state) IDLE:if(in==1) // the first code is right, storing the state A // begin state=A。 end else begin state=E。 // out=0。 end else begin state=B。 use 。 a : in std_logic。 begin Start:process (rst, clk) begin if rst = 39。event and clk = 39。 end if。139。event and clk = 39。 then b=39。 end if。 end test。 end = sel ? a+b : a+c。與非門的兩個輸入連在一起就成了非門 2。// Port Declaration // {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! input clkin。 always (posedge clkin) begin case (step1) 239。b01: step1=239。b00。b00: step2=239。b10。 default :step2=239。 assign s2=step2[1]。 always 50 clk_in=~clk_in。 endmodule 獨立晶振 一個10m一個15m ，10m向15m的傳輸數(shù)據(jù)問怎么實現(xiàn) 我說小數(shù)分頻成10m內(nèi)部時鐘，再采樣 求正解 數(shù)據(jù)量少用握手信號,數(shù)據(jù)量多用FIFO,如果有很高的時鐘資源可以考慮用高時鐘采樣,但是不是很好的方法,分頻成5M是肯定不行的,分成相同頻率也是異步信號 ,區(qū)別. ,如何處理信號跨時域 , NONBLOCKING 賦值的區(qū)別 與 MEELEY狀態(tài)機的特征 異步復(fù)位的區(qū)別 Counter,N= ,如何處理信號跨時域： 情況比較多，如果簡單回答的話就是：跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。 象芯片的上電復(fù)位就是異步復(fù)位，因為這