fpga中的時(shí)序分析和設(shè)計(jì)-文庫吧
2025-05-29 06:52 本頁面
【正文】 存沿的路徑是 時(shí) 序分析工具分析的路徑，在有 時(shí)鐘頻 率 約 束的情況下，分析和布 線 工具會(huì)保 證發(fā) 射沿到 鎖 存沿小于一個(gè) 時(shí)鐘 周期 (多周期路徑除外 )。 ?時(shí)序分析（建立時(shí)間 amp。 保持 時(shí)間 ） 建立時(shí)間 : 時(shí)鐘沿到來之前，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。 保持時(shí)間 : 時(shí)鐘沿到來之后，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。 建立時(shí)間和（或）保持時(shí)間不滿足是采樣出錯(cuò)的根本原因。 D Q CLR PRE CLK Th 采樣窗 DATA Tsu 時(shí)鐘 數(shù)據(jù) 時(shí)鐘邊沿前后，數(shù)據(jù)均需有個(gè)穩(wěn)定期，以確保準(zhǔn)確采樣 ?時(shí)序分析（數(shù)據(jù)延時(shí)時(shí)間） 數(shù)據(jù)延 時(shí)時(shí)間 = Tclk1 + Tco +Tdata CLK Tclk1 Data Valid Tdata 發(fā)射沿 Data Valid Tco ? 從發(fā)射沿到數(shù)據(jù)到達(dá)目的寄存器輸入端的時(shí)間 REG1 PRE D Q CLR REG2 PRE D Q CLR 組合 邏輯 Tclk1 TCO Tdata ?時(shí)序分析（時(shí)鐘延時(shí)） 時(shí)鐘 延 時(shí)時(shí)間 = Tclk2 CLK Tclk2 鎖存沿 ? 從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí) REG1 PRE D Q CLR REG2 PRE D Q CLR 組合 邏輯 Tclk2 ?時(shí)序分析（時(shí)鐘歪斜 /抖動(dòng)） CLK 時(shí)鐘歪斜 ? 從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí) REG1 PRE D Q CLR REG2 PRE D Q CLR 組合 邏輯 Tclk2 時(shí)鐘 歪斜 /抖 動(dòng) 通常都是 PS級 ，在常用 100PS級 ，在分析 時(shí) 序 時(shí) 加一定的裕量就可以不考 慮 ?時(shí)序分析（建立時(shí)間余量） Tclk2 ? 在鎖存沿到來之前，實(shí)際數(shù)據(jù)穩(wěn)定的時(shí)間超出能正確采樣的 Tsu的余量。 ? 建立時(shí)間余量大于 0是采樣穩(wěn)定的必要條件。 Tsu CLK Tclk1 Data Valid Tdata Data Valid Tco Setup Slack 發(fā)射沿 鎖存沿 REG1 PRE D Q CLR REG2
教學(xué)教案相關(guān)推薦
鄂ICP備17016276號(hào)-1