fpga-cpld基本結(jié)構(gòu)及原理-文庫吧
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【正文】 ell， LMC）組成， LMC內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。 2022/7/11 14 宏單元結(jié)構(gòu)圖 10 2 3 4 5 6 7 8 9 102022/7/11 15 CPLD中與、或門的表示方法 A B C D P ( 乘積項 ) A C D P = A C D A B C D F （ 或項 ） F = A + B + D A B D 2022/7/11 16 （ 1）乘積項共享結(jié)構(gòu) 在 CPLD的宏單元中，如果輸出表達式的與項較多，對應(yīng)的或門輸入端不夠用時，可以借助可編程開關(guān)將同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項給其他宏單元使用。 2022/7/11 17 EPM7128E乘積項擴展和并聯(lián)擴展項的結(jié)構(gòu)圖 乘積項選擇矩陣乘積項選擇矩陣來自上一個宏單元PresetClockClearPresetClockClear宏單元乘積項邏輯宏單元乘積項邏輯到下一個宏單元共享乘積項并聯(lián)擴展2022/7/11 18 （ 2）多觸發(fā)器結(jié)構(gòu) 早期可編程器件的每個輸出宏單元（ OLMC）只有一個觸發(fā)器，而 CPLD的宏單元內(nèi)通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時序電路。這些不與輸出端相連的內(nèi)部觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增加其內(nèi)部資源。 2022/7/11 19 （ 3）異步時鐘 早期可編程器件只能實現(xiàn)同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)進行選擇。此外， OLMC內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使用更加靈活。 2022/7/11 20 2．可編程 I/O單元（ IOC） CPLD的 I/O單元 （ Input/Output Cell， IOC） ，是內(nèi)部信號到 I/O引腳的接口部分 。 根據(jù)器件和功能的不同 ， 各種器件的結(jié)構(gòu)也不相同 。 由于陣列型器件通常只有少數(shù)幾個專用輸入端 ， 大部分端口均為I/O端 ， 而且系統(tǒng)的輸入信號通常需要鎖存 。 因此 I/O常作為一個獨立單元來處理 。 2022/7/11 21 3．可編程內(nèi)部連線（ PIA） 可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和 I/O單元之間提供互連網(wǎng)絡(luò) 。 各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號 ， 并將宏單元的信號送目的地 。 這種互連機制有很大的靈活性 ，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計 。 2022/7/11 22 三、現(xiàn)場可編程門陣列（ FPGA）的基本原理 FPGA出現(xiàn)在 20世紀(jì) 80年代中期 ， 與陣列型 PLD有所不同 ， FPGA由許多獨立的可編程邏輯模塊組成 ， 用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計 。 FPGA具有更高的集成度 、 更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性 。 FPGA器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證等特點。 2022/7/11 23 FPGA由 可編程邏輯塊 （ CLB） 、 輸入 /輸出模塊 （ IOB） 及可編程互連資源 （ PIR） 等三種可編程電路和一個 SRAM結(jié)構(gòu)的配置存儲單元組成 。 CLB是實現(xiàn)邏輯功能的基本單元 ， 它們通常規(guī)則地排列成一個陣列 ， 散布于整個芯片中；可編程輸入 /輸出模塊（ IOB） 主要完成芯片上的邏輯與外部引腳的接口 ，它通常排列在芯片的四周；可編程互連資源 （ IR） 包括各種長度的連線線段和一些可編程連接開關(guān) ， 它們將各個 CLB之間或 CLB與 IOB之間以及 IOB之間連接起來 ， 構(gòu)成特定功能的電路 。 2022/7/11 24 FPGA的基本結(jié)構(gòu)圖 CLBIRIOB CLBCLB CLBCLBCLBCLB CLB CLBIOB IOBIOBIOBIOBIOBIOBIOB IOBIOB IOBIRIRIR IR IR IRIRIRIRIRIRIRIRIRIR2022/7/
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