《靜態(tài)時序邏輯電路》ppt課件-文庫吧
2025-04-22 08:07 本頁面
【正文】 TJU. ASIC CenterArnold Shi 正電平鎖存器與負(fù)電平鎖存器 正電平鎖存器 負(fù)電平鎖存器 TJU. ASIC CenterArnold Shi 基于 Latch 的設(shè)計舉例 負(fù) (Negative)latch 在 φ = 0 時是透明的 正（ Positive） latch 在 φ =1 時是透明的 負(fù) Latch 邏輯 邏輯 正 Latch f TJU. ASIC CenterArnold Shi 時序電路的時間參數(shù) t CLK t D t Q DATA STABLE DATA STABLE Register CLK D Q (1)建立（ setup) 時間 : tsu (2)維持（ hold）時間 : thold (3)時鐘至輸出（ clkq）時間（ max） : tclkq (4)時鐘周期： T (5)數(shù)據(jù)至輸出（ dq）時間（ max） : tdq tsu thold Tclkq TJU. ASIC CenterArnold Shi Register 時序參數(shù) ?注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。 TJU. ASIC CenterArnold Shi Register與 latch的時序 Register Latch Clk D Q tc2q Clk D Q tc2q td2q TJU. ASIC CenterArnold Shi Latch 時序參數(shù) Clk D Q 正電平 Latch ?注意當(dāng)數(shù)據(jù)的上升和下降時間不同的時候，延時將不同。 TJU. ASIC CenterArnold Shi 最高時鐘頻率 但同時需要滿足 : tcdreg + tcdlogic thold tcd:污染延時（ contamination delay） = 最小延時 tclkQ + tp,b + tsetup ≤ T LOGIC FF 最高時鐘頻率需要滿足 TJU. ASIC CenterArnold Shi 研究不同時刻（ t1, t2） LOGIC FF FF D Q D Q tclkQ + tp,b + tsetup ≤ T TJU. ASIC CenterArnold Shi 在同一時刻（ t1）考慮 hold tcdreg + tcdlogic thold TJU. ASIC CenterArnold Shi 寫入（觸發(fā)）靜態(tài) Latch 的方法： CLKCLKCLKDQD CLK CLK D MUX 實現(xiàn)
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