靜態(tài)時序邏輯電路ppt課件-wenkub
2023-05-22 08:07:39 本頁面
【正文】 h和負 Latch的位置 TJU. ASIC CenterArnold Shi 傳輸門實現(xiàn)的正負 latch實現(xiàn) MS寄存器 QMQDCLKT2I2T1I1I3T4I5T3I4I6基于傳輸門多路開關(guān)的 latch 對 負 Latch 正 Latch TJU. ASIC CenterArnold Shi 建立時間、延遲時間和維持時間 ?建立時間： I1+T1+I3+I2 ?延遲時間： T3 +I6 ?維持時間：約為 0 QMQDCLKT2I2T1I1I3T4I5T3I4I6TJU. ASIC CenterArnold Shi ClkQ 的延時 DQCLK2 tc 2 q(lh) 1 2 time, nsecVolts tc 2 q(hl)TJU. ASIC CenterArnold Shi Setup Time 的仿真過程 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns 正常工作 TJU. ASIC CenterArnold Shi Setup Time的仿真 0 . 500 . 511 . 522 . 530 0 . 2 0 . 4 0 . 6 0 . 8 1Volts Time (ns) D clk Q QM I2 out tsetup = ns 沒有正確觸發(fā) TJU. ASIC CenterArnold Shi 減少時鐘負載的主從寄存器 DQT 1 I 1C L KC L KT2C L KC L KI2I3I4采用弱反相器可減少一個時鐘控制的傳輸門 ?設計復雜性增加：尺寸設計要保證能強制寫入 ?反相導通：當 T2 導通時，第二個觸發(fā)器有可能通過傳輸門 T2 的耦合而影響第一個觸發(fā)器存儲的數(shù)據(jù)。TJIC TJU. ASIC CenterArnold Shi 第七講靜態(tài)時序邏輯電路 天津大學電信學院電子科學與技術(shù)系 史再峰 TJU. ASIC CenterArnold Shi 時序邏輯電路 兩種存儲機理： ? 正反饋 ? 基于電荷 組合邏輯 寄存器 輸出 下一狀態(tài) CLK Q
教學課件相關(guān)推薦
鄂ICP備17016276號-1