《fpga概述》ppt課件-文庫吧
2025-04-16 23:06 本頁面
【正文】 nk的接口標(biāo)準(zhǔn)由其接口電壓 VCCO決定，一個(gè) Bank只能有一種VCCO，但不同 Bank的 VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，要求 VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。 典型的 IOB內(nèi)部結(jié)構(gòu)示意圖 (CLB) CLB是 FPGA內(nèi)的基本邏輯單元 . CLB的實(shí)際數(shù)量和特性會(huì)依據(jù)器件的不同而不同，但是每個(gè) CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由選型電路 (多路復(fù)用器等 )、觸發(fā)器和 4或 6個(gè)輸入組成。 典型的 CLB結(jié)構(gòu)示意圖 3. 數(shù)字時(shí)鐘管理模塊（ DCM） Xilinx推出的 FPGA可提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。 DCM的主要優(yōu)點(diǎn)在于： ①可實(shí)現(xiàn)零時(shí)鐘偏移（ Skew），消除時(shí)鐘分配延遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制。 ②時(shí)鐘可以映射到 PCB上用于同步外部芯片，這樣就減少了對(duì)外部芯片的要求，而將芯片內(nèi)外的時(shí)鐘控制一體化，以利于系統(tǒng)設(shè)計(jì)。 DCM模塊的關(guān)鍵參數(shù)：輸入時(shí)鐘頻率范圍、輸出時(shí)鐘頻率范圍和輸入 /輸出時(shí)鐘允許抖動(dòng)范圍等。 RAM（ BRAM） 大多數(shù) FPGA都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA的應(yīng)用范圍和靈活性。 塊 RAM可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲(chǔ)器（ CAM）以及 FIFO等常用的存儲(chǔ)塊。在實(shí)際應(yīng)用中，芯片內(nèi)部塊 RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。 單片塊 RAM的容量為 18 kb，可以將多片塊 RAM級(jí)聯(lián)起來形成更大的 RAM。 布線資源連通 FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 根據(jù)工藝、長度、寬度和分布位置的不同，可將FPGA芯片的內(nèi)部布線資源劃分為四個(gè)不同的類別：第一類是全局布線資源； 第二類是長線資源； 第三類是短線資源；
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