【正文】 ，在滿足直流噪聲容限的情況下，確定PCB實現(xiàn)的線寬/線間距約束條件。2) 時序分析。這里指靜態(tài)時序分析。根據(jù)單板中時鐘的同步方式，用計算靜態(tài)時序的方法，計算出關(guān)鍵總線的PCB傳輸延遲，從而得出各接口間的PCB走線長度。關(guān)鍵元器件的選型建議從信號質(zhì)量、封裝、時序等方面進(jìn)行分析：1) 從信號完整性分析的角度，分析相同功能的不同器件，在相同的工作條件下，根據(jù)仿真波形，根據(jù)信號質(zhì)量的不同，給出優(yōu)選器件。對于只有一種器件的情況，也可仿真出不同條件下（高、低溫，單負(fù)載或多負(fù)載等）的信號波形，分析其接口性能，給出該器件是否滿足系統(tǒng)要求的選型建議。2) 若同一器件有多種封裝，應(yīng)該結(jié)合當(dāng)前我們的供應(yīng)商的技術(shù)水平和我們生產(chǎn)的工藝水平，選擇易于設(shè)計和實現(xiàn)的PCB封裝形式，給出選型建議。物理實現(xiàn)關(guān)鍵技術(shù)分析物理實現(xiàn)即PCB設(shè)計實現(xiàn)方案。根據(jù)系統(tǒng)中不同的信號特性，可選擇從如下幾個方面進(jìn)行分析。1) 當(dāng)系統(tǒng)中有高速總線時，如果需要在PCB板上傳輸較長的距離，且收發(fā)器對傳輸中的信號抖動、損耗有嚴(yán)格要求；或者信號要求有較高的傳輸線特征阻抗，預(yù)計用普通FR4材料設(shè)計單板將嚴(yán)重超出結(jié)構(gòu)要求的厚度。這時可考慮使用低損耗、低介電常數(shù)的材料。2) 若預(yù)測單板布線密度很大，采用常規(guī)的通孔設(shè)計方法無法在有限的PCB信號層內(nèi)完成布線時，可考慮使用埋盲孔設(shè)計方法或采用HDI設(shè)計及加工方法等。但是，是否采用這種方法需要與中試單板工藝、采購等專家進(jìn)行研究協(xié)商，綜合成本和生產(chǎn)加工等因素再決定。因為，由于目前國內(nèi)PCB加工廠家的加工工藝有限，同時我們的測試手段也受限制，所以采用埋盲孔和HDI設(shè)計的單板，加工直通率相對較低，若預(yù)計今后單板批量生產(chǎn)量較大時，應(yīng)盡量避免使用這些非常規(guī)設(shè)計方法。前仿真及布局過程理解設(shè)計要求并制定設(shè)計計劃1) 仔細(xì)審讀原理圖和功能框圖，在與原理圖設(shè)計者充分交流的基礎(chǔ)上，確認(rèn)PCB設(shè)計的電氣性能要求。2) 在與原理圖設(shè)計者交流的基礎(chǔ)上制定出單板的PCB設(shè)計計劃，填寫設(shè)計記錄表，計劃要包含設(shè)計過程中原理圖調(diào)入、預(yù)布局、仿真分析、布局完成、布局評審、布線完成、布線評審、光繪完成等關(guān)鍵檢查點的時間要求。設(shè)計計劃應(yīng)由PCB設(shè)計者和原理圖設(shè)計者雙方簽字認(rèn)可。如果出現(xiàn)由于種種原因?qū)е略O(shè)計計劃推遲的情況，要制定相應(yīng)的調(diào)整計劃，而且需注明原因并由相關(guān)人員簽字確認(rèn)。 創(chuàng)建網(wǎng)絡(luò)表和板框1) 對于改板、歸檔或套用板框的PCB文件必須從文檔室申請。2) 對原理圖的規(guī)范性進(jìn)行檢查，積極協(xié)助原理圖設(shè)計者排除錯誤，保證網(wǎng)絡(luò)表的正確性和完整性。3) 協(xié)助原理圖設(shè)計者根據(jù)器件編碼與封裝對應(yīng)相關(guān)數(shù)據(jù)庫確定器件的封裝。4) 對于新器件或新模型，將器件的封裝資料或模型資料提供給相關(guān)的建庫人員或模型驗證人員。5) 根據(jù)原理圖和PCB設(shè)計工具的特性，選用正確的網(wǎng)絡(luò)表格式，創(chuàng)建符合要求的網(wǎng)絡(luò)表。6) 根據(jù)結(jié)構(gòu)要素圖或?qū)?yīng)的標(biāo)準(zhǔn)板框， 創(chuàng)建PCB設(shè)計文件。 坐標(biāo)原點必須為選擇單板左邊、下邊的延長線交匯點。7) 板框四周倒圓角，倒角半徑5mm/197mil。特殊情況參考結(jié)構(gòu)設(shè)計要求。 預(yù)布局 1) 參考原理圖和功能框圖根據(jù)信號流向放置重要的單元電路和核心器件。2) 對關(guān)鍵信號進(jìn)行前仿真分析。3) 根據(jù)仿真分析結(jié)果來確定重要單元電路和核心器件的大概布局位置，使關(guān)鍵信號能夠滿足時序和信號質(zhì)量等要求。 布局的基本原則1) 與相關(guān)人員溝通以滿足結(jié)構(gòu)、SI、DFM、DFT、EMC方面的特殊要求。2) 根據(jù)結(jié)構(gòu)要素圖，放置接插件、安裝孔、指示燈等需要定位的器件，并給這些器件賦予不可移動屬性， 并進(jìn)行尺寸標(biāo)注。3) 根據(jù)結(jié)構(gòu)要素圖和某些器件的特殊要求，設(shè)置禁止布線區(qū)、禁止布局區(qū)域。4) 綜合考慮PCB性能和加工的效率選擇工藝加工流程（優(yōu)先為單面SMT；單面SMT+插件；雙面SMT；雙面SMT+插件），并根據(jù)不同的加工工藝特點布局。5) 布局時參考預(yù)布局的結(jié)果，根據(jù)“先大后小，先難后易”的布局原則。6) 布局應(yīng)盡量滿足以下要求：總的連線盡可能短，關(guān)鍵信號線最短；高電壓、大電流信號與低電壓、小電流信號的弱信號完全分開；模擬信號與數(shù)字信號分開；高頻信號與低頻信號分開；高頻元器件的間距要充分。在滿足仿真和時序分析要求的前提下，局部調(diào)整。7) 相同電路部分盡可能采用對稱式模塊化布局，具體操作參見《PCB分組模塊化布局介紹》。8) 布局設(shè)置建議柵格為50mil，IC器件布局，柵格建議為25 25 25 25 mil。布局密度較高時，小型表面貼裝器件，柵格設(shè)置建議不少于5mil。9) 布局時，考慮fanout和測試點的位置，以器件中心點參考移動，考慮在兩個過孔中間走兩根走線，如下圖圖3所示： FANOUT圖例（1） FANOUT圖例（2） 。10) 根據(jù)信號質(zhì)量、EMC的要求，合理的確定布線層設(shè)置，完成電源地分割。11) 布完局后所有器件必須放置在PCB板內(nèi)。12) 布完局后打印出裝配圖供原理圖設(shè)計者檢查器件封裝的正確性，并且確認(rèn)單板、背板和接插件的信號對應(yīng)關(guān)系。13) 布完局后經(jīng)工藝人員、EMC人員、熱設(shè)計、結(jié)構(gòu)、安規(guī)等人員確認(rèn)無誤，或走CMM流程評審意見修改后方可開始布線。 信號質(zhì)量本部分詳細(xì)可參考《specctraquest應(yīng)用指導(dǎo)書》和《CAD信號質(zhì)量控制規(guī)范》。假如信號的上升沿時間小于4倍的信號傳輸延時時，我們可視它為高速信號。這時我們必須用傳輸線的方法和手段來分析。高速信號的特點要求我們在設(shè)計中必須對關(guān)鍵的信號制定約束規(guī)則，由約束規(guī)則驅(qū)動布局布線。規(guī)則分析單板的規(guī)則分析建立在系統(tǒng)分析的基礎(chǔ)之上，在分析單板的設(shè)計規(guī)則前應(yīng)先充分了解系統(tǒng)分析報告，掌握單板設(shè)計要求，通過對設(shè)計要求的分析得到設(shè)計規(guī)則，利用設(shè)計規(guī)則驅(qū)動單板布局和布線。單板規(guī)則分析可以分為以下幾個部分。時序計算滿足建立時間和保持時間是時序電路的基本要求。時序計算的基本公式如下：Tpropmax=Tcycle Tmin_setup Tmax_out_valid +/ Tskew Tjitter TcrosstalkTpropmin=Tmin_in_hold Tout_hold +/ Tskew + Tjitter + Tcrosstalk其中:Tpropmax為傳輸線允許的最大傳輸延時；Tpropmin為傳輸線允許的最小傳輸延時；Tcycle為時鐘周期； Tmin_setup為輸入器件的最小建立時間； Tmax_out_valid為輸出器件的最大輸出有效時間，有的資料定義為Tco,其含義為時鐘邊沿到達(dá)到有效數(shù)據(jù)輸出所需要的一段時間差；Tskew為輸入輸出器件時鐘輸入PIN處的相對延時，即時鐘相差；Tjitter 為時鐘抖動引入的延時，這種延時可能造成時鐘周期的變化；Tcrosstalk為總線的同步串?dāng)_引入的延時； Tmin_in_hold為輸入器件的最小保持時間；Tout_hold為輸出器件的輸出保持時間。在器件的數(shù)據(jù)手冊中可得到相關(guān)的參數(shù)，通常Tjitter+。通過計算可得到傳輸線允許的最大傳輸延時，最小傳輸延時。通過靜態(tài)時序分析可以對芯片的器件選型以及布局布線進(jìn)行指導(dǎo)，一般的地，建立時間的要求決定了同步電路傳輸線的最大走線長度，而保持時間的要求決定了同步電路傳輸線的最小走線長度，器件的建立和保持時間是針對輸入信號的器件而言的。注意：1) 可以利用SPECCTRAQuest進(jìn)行以上參數(shù)的計算和時序仿真工作。2) 利用SPECCTRAQuest進(jìn)行仿真時Buffer Delay selection的參數(shù)應(yīng)選From Libary。因為在作時序仿真時，Buffer Delay 已經(jīng)計算在器件的延時中，為避免重復(fù)計算兩次，在給出First switch和final settle Delay 時，需要在仿真結(jié)果中將假設(shè)的buffer delay減去。關(guān)鍵網(wǎng)絡(luò)拓?fù)浞治鲫P(guān)鍵網(wǎng)絡(luò)拓?fù)浞治霭硕嘭?fù)載網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)和網(wǎng)絡(luò)匹配方式分析。在利用仿真工具對單板進(jìn)行仿真前，必須在PCB文件設(shè)置中定義電源和地網(wǎng)絡(luò)的VOLTAGE、VOLTAGE_LAYER、ROUTE_TO_ SHAPE屬性。多負(fù)載拓?fù)渚W(wǎng)絡(luò)的仿真可通過搭建拓?fù)浣Y(jié)構(gòu)模型，結(jié)合器件的基本布局在滿足時序的要求下，嘗試各種拓?fù)浣Y(jié)構(gòu)和匹配方式，來確定基本的拓?fù)漕愋?。在確定了關(guān)鍵網(wǎng)絡(luò)的基本的拓?fù)浣Y(jié)構(gòu)后，通過SPECCTRAQuest運用參數(shù)掃描分析(Swept parameter anylysis）方法來進(jìn)一步分析確定stub長度范圍，分支長度范圍等較為詳細(xì)的參數(shù)。如果是BUS總線還要進(jìn)一步的確定總線間長度的相互關(guān)系，并把仿真結(jié)果作為布局布線規(guī)則輸入到軟件中，作為規(guī)則驅(qū)動布局布線的基礎(chǔ)。對于信號是沿有效還是電平有效，在仿真中要區(qū)別對待。串?dāng)_關(guān)鍵網(wǎng)絡(luò)的串?dāng)_，可通過搭建模型進(jìn)行仿真，得出滿足器件串?dāng)_要求的最小信號線間距。可設(shè)網(wǎng)絡(luò)的間距規(guī)則，或設(shè)Max Parallelism（信號線平行多長的則間距應(yīng)多大的列表），作為規(guī)則輸入到軟件中。差分線對于差分結(jié)構(gòu)的網(wǎng)絡(luò)，需要考慮：? 差分阻抗（差分線的單線阻抗僅具有參考價值）。通過阻抗計算軟件計算可得。? 差分線匹配。通過仿真確定Length Tolerance；Primary Max Sep；Secondary Max Sep；Secondary Length的值，匹配值，匹配長度的范圍。? 與其它網(wǎng)絡(luò)的間距。為了減少差分線與其它信號的耦合作用，應(yīng)使差分線對與其他信號線的距離大于差分線間距。時鐘線對于時鐘線的網(wǎng)絡(luò)需考慮? 仿真決定匹配方式和阻抗的選取? 時鐘線的邊沿要單調(diào)，邊沿滿足要求。? 滿足時鐘信號時序（長度）要求。其他規(guī)則對于特殊網(wǎng)絡(luò)的最大最小線寬，間距等要進(jìn)行特殊規(guī)則定義并輸入到軟件中。其他規(guī)則設(shè)置參見7. 。層設(shè)計與阻抗控制 層設(shè)計根據(jù)單板的電源地的種類、信號密度、板級工作頻率、有特殊布線要求的信號數(shù)量，以及綜合單板的性能指標(biāo)要求與成本承受能力，確定單板的層數(shù)。1) 電源層和地層單板電源的層數(shù)主要由其種類數(shù)量決定的。對于單一電源供電的PCB，一個電源平面足夠了；對于多種電源，若互不交錯，可考慮采取電源層分割（盡量保證相鄰層的關(guān)鍵信號布線不跨分割區(qū)）；對于電源互相交錯（尤其是象8260等IC，多種電源供電，且互相交錯）的單板，考慮采用2個或以上的電源平面。對于平面層的設(shè)置需滿足以下條件：? 對不同的電源和地層進(jìn)行分隔，其分隔寬度要考慮不同電源之間的電位差，電位差大于12V時，分隔寬度為50mil，反之，可選2025mil；? 平面分隔要考慮高速信號回流路徑的完整性，相鄰層的關(guān)鍵信號不跨分割區(qū)；? 當(dāng)高速信號的回流路徑遭到破壞時，應(yīng)當(dāng)在其他布線層給予補(bǔ)償。例如可用接地的銅箔將該信號網(wǎng)絡(luò)包圍，以提供信號的地回路。? 注意電源與地線層的完整性。對于導(dǎo)通孔密集的區(qū)域，要注意避免孔在電源和地層的挖空區(qū)域相互連接，形成對平面層的分割，從而破壞平面層的完整性，并進(jìn)而導(dǎo)致信號線在地層的回路面積增大? 不同電源層在空間上要避免重疊。主要是為了減少不同電源之間的干擾，特別是一些電壓相差很大的電源之間，電源平面的重疊問題一定要設(shè)法避免，難以避免時可考慮中間隔地層。? 20H規(guī)則： 由于電源層與地層之間的電場是變化的，在板的邊緣會向外輻射電磁干擾。稱為邊沿效應(yīng)。解決的辦法是將電源層內(nèi)縮，使得電場只在接地層的范圍內(nèi)傳導(dǎo)。以一個H（電源和地之間的介質(zhì)厚度）為單位，若內(nèi)縮20H則可以將70%的電場限制在接地層邊沿內(nèi)；內(nèi)縮100H則可以將98%的電場限制在內(nèi)。 地的層數(shù)除滿足平面層的要求外，還要考慮：? 與器件面相鄰層有相對完整的地平面；? 高頻、高速、時鐘等關(guān)鍵信號有一相鄰地平面；? 關(guān)鍵電源有一對應(yīng)地平面相鄰（如48V與BGND相鄰）。2) 信號層信號的層數(shù)主要由關(guān)鍵信號網(wǎng)絡(luò)和局部高密度走線決定的。EDA軟件能提供一布局、布線密度參數(shù)報告，由此參數(shù)可對信號所需的層數(shù)有個大致的判斷，根據(jù)以上參數(shù)再結(jié)合板級工作頻率、有特殊布線要求的信號數(shù)量以及單板的性能指標(biāo)要求與成本承受能力，最后確定單板的信號層數(shù)。在確定信號的層數(shù)時，需考慮關(guān)鍵信號網(wǎng)絡(luò)（強(qiáng)輻射網(wǎng)絡(luò)以及易受干擾的小、弱信號）的屏蔽或隔離措施。3) 層的排布多層PCB層排布的一般原則：? 器件面下面（第二層）為地平面，提供器件屏蔽層以及為器件面布線提供參考平面；? 所有信號層盡可能與地平面相鄰；? 盡量避免兩信號層直接相鄰；? 主電源盡可能與其對應(yīng)地相鄰；? 原則上應(yīng)該采用對稱結(jié)構(gòu)設(shè)計。對稱的含義包括：介質(zhì)層厚度及種類、銅箔厚度、圖形分布類型（大銅箔層、線路層）的對稱。4) 單板的層排布推薦方案具體的PCB層設(shè)置時，要對以上原則進(jìn)行靈活掌握，根據(jù)實際單板的需求，確定層的排布，切忌生搬硬套。以下給出常見單板的層排布推薦方案，供參考。常見單板的層排布 層數(shù)電源地信號1234567891011124112S1G1P1S26123S1G1S2P1G2S36114S1G1S2S3P1S48134S1G1S2G2P1S3G3S48224S1G1S2P1G2S3P2S410235S1G1S2P1S3G2P2S4G3S510136S1G1S2S3G2P1S4S5G3S612156S1G1S2G2S3G3P1S4G4S5G5S612246