【正文】 由于產(chǎn)生Sk序列的Logistic混沌算法是一個反復(fù)迭代的過程，Sk+1的產(chǎn)生依賴于Sk的取值。因此稱這個運(yùn)算為“Logistic迭代運(yùn)算”。圖1中的“Logistic迭代計(jì)算模塊”可以實(shí)現(xiàn)這個功能。輸入Sk的值，經(jīng)過若干個時鐘周期后計(jì)算出Sk+1的值。而產(chǎn)生Sk序列的第一個數(shù)據(jù)的方法是對一個系統(tǒng)設(shè)定的初始值進(jìn)行Logistic迭代計(jì)算，而這個初始值的取值范圍應(yīng)該與Sk的取值相同，為[0，M]，并且稱這個初始值為“隨機(jī)種子”。在Logistic混沌算法系統(tǒng)中，使用一組寄存器存儲隨機(jī)種子，當(dāng)進(jìn)行第一次迭代計(jì)算時，需要把隨機(jī)種子輸入給Logistic迭代計(jì)算模塊，當(dāng)進(jìn)行后面的Logistic迭代計(jì)算時，需要把前一次的迭代計(jì)算結(jié)果代入。通過一個迭代寄存器配合一個多路選擇器可以選擇輸入隨機(jī)種子或者是前一次的代買結(jié)果給Logistic迭代計(jì)算模塊。圖1中的定義在整數(shù)域的密碼就是前文所訴的序列因子（密碼），由于序列選擇因子的定義域是[0,N]，因此需要“密碼取值映射”模塊完成（10）式的計(jì)算， (10)。根據(jù)（9）式，“數(shù)值映射”模塊計(jì)算1/248的結(jié)果，“取對定義域補(bǔ)碼”模塊完成（11）式的運(yùn)算，其中定義’=1 (11),迭代計(jì)算的結(jié)果就是一個隨機(jī)數(shù)的序列，其需要進(jìn)行處理后可用于加密運(yùn)算或者動態(tài)口令的產(chǎn)生。(四) Logistic混沌算法模塊設(shè)計(jì)如圖1所述的系統(tǒng)，其核心的處理部件包括“Logistic迭代計(jì)算模塊”，“迭代狀態(tài)”模塊和“密碼數(shù)值映射”模塊。圖2為“迭代狀態(tài)”模塊的邏輯圖，該模塊的輸入信號為“上電/復(fù)位”信號，“迭代使能信號”，以及時鐘信號。輸出信號為“迭代次數(shù)”信號和“迭代狀態(tài)信號”。圖2 迭代狀態(tài)模塊的邏輯圖 如圖2所示，該模塊需要需要一個1位的狀態(tài)寄存器和一個迭代次數(shù)寄存器。由于迭代狀態(tài)只有兩大類：“迭代次數(shù)為0”，“迭代次數(shù)大于0”。因此可以根據(jù)圖2的方式構(gòu)建有限狀態(tài)機(jī)，進(jìn)而用標(biāo)準(zhǔn)的數(shù)字系統(tǒng)設(shè)計(jì)方法實(shí)現(xiàn)該有限狀態(tài)機(jī)。而迭代次數(shù)寄存器的電路滿足如下邏輯：當(dāng)“上電/復(fù)位”信號有效時，對該寄存器清零，如果有“迭代操作信號”時，判斷是否出現(xiàn)寄存器溢出，如果沒有溢出，則對寄存器進(jìn)行加“1”運(yùn)算，否則就對進(jìn)村器賦值“1”。“密碼取值映射”模塊的任務(wù)是完成（10）式的計(jì)算。由于7046等于13位二進(jìn)制數(shù)“1101110000110”，則可以利用標(biāo)準(zhǔn)的二進(jìn)制乘法計(jì)算方法，對X分別乘以二進(jìn)制數(shù)“1101110000110”的每一位數(shù)字移位后進(jìn)行累加，最終得到X*7046的結(jié)果。由于上述算法為一個狀態(tài)機(jī)，因此需要一個狀態(tài)機(jī)控制配合上述運(yùn)算，狀態(tài)轉(zhuǎn)換規(guī)律如圖3所示： 圖3 密碼取值映射模塊狀態(tài)機(jī)按照圖3的方式構(gòu)建有限狀態(tài)機(jī)電路，并且在每一個狀態(tài)下，都進(jìn)行一次累加運(yùn)算，當(dāng)狀態(tài)跳轉(zhuǎn)規(guī)律符合從狀態(tài)寄存器0的狀態(tài)，一次經(jīng)歷狀態(tài)寄存器1,2,3……的狀態(tài)，并最終回到狀態(tài)寄存器0的狀態(tài)時，此時該電路的輸出是X*7046的結(jié)果，得到X*7046的結(jié)果以后，對這個結(jié)果進(jìn)行二進(jìn)制的右移14位運(yùn)算，可以得到int（X*7046/214）,再對int（X*7046/214）進(jìn)行加15332603750運(yùn)算，可得到15332603750+ int（X*7046/214）的結(jié)果。Logistic迭代計(jì)算模塊完成三個數(shù)據(jù)Sk’, Sk和Y的乘法。Sk’和Sk均為16位二進(jìn)制，Y是32位二進(jìn)制數(shù)。首先計(jì)算Sk’和Sk的乘積，然后再計(jì)算這個乘積和Y的乘積。四、 動態(tài)口令芯片設(shè)計(jì)（一） 動態(tài)口令芯片的設(shè)計(jì)方案利用上述Logistic混沌算法設(shè)計(jì)成一個核心計(jì)算模塊，可以完成一個動態(tài)口令芯片的設(shè)計(jì)。本文所述的動態(tài)口令芯片是一個8位十進(jìn)制數(shù)據(jù)的動態(tài)口令，而動態(tài)口令的變化時間為10秒。每個動態(tài)口令芯片需要獨(dú)立的存儲自己的隨機(jī)種子個序列選擇因子（密碼）。 圖4 動態(tài)口令芯片結(jié)構(gòu) 圖4給出了動態(tài)口令芯片的結(jié)構(gòu)，其中核心計(jì)算模塊使用了前文所述的Logistic混沌算法，每當(dāng)核心計(jì)算模塊收到迭代使能信號以后，可以進(jìn)行一次迭代計(jì)算。輸出的最終動態(tài)口令定義為Sk’,Sk和Y的乘積對108取余數(shù)運(yùn)算的結(jié)果。圖4中的“迭代使能計(jì)算”模塊負(fù)責(zé)每隔10秒發(fā)送一個迭代 使能信號，并且負(fù)責(zé)記錄迭代的次數(shù)，迭代次數(shù)是動態(tài)口令芯片的內(nèi)部狀態(tài)數(shù)據(jù)，可以用于動態(tài)口令芯片的校準(zhǔn)驗(yàn)證等工作。“撥碼按鍵輸入”模塊是外部接口模塊，負(fù)責(zé)協(xié)調(diào)外部輸入，得到隨機(jī)種子和隨機(jī)序列選擇因子（密碼），并且協(xié)調(diào)外部控制顯示模塊的輸出。LED顯示模塊負(fù)責(zé)把最終的動態(tài)口令數(shù)據(jù)變換為七段數(shù)碼管顯示出來，同時，在外部接口的控制下，可以選擇輸出內(nèi)部的一些狀態(tài)，包括：“迭代次數(shù)”，“隨機(jī)種子”，“隨機(jī)序列選擇因子（密碼）”。（二）動態(tài)口令芯片的實(shí)現(xiàn)1. 動態(tài)口令芯片硬件實(shí)現(xiàn)平臺本文所述的動態(tài)口令芯片的硬件實(shí)現(xiàn)平臺是Altera的EP2C8Q208C8（FPGA），它屬于cycloneII系列（90nm工藝），特點(diǎn)是具有較多的寄存器資源并且價(jià)格較低。FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 　　 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活2. 軟件設(shè)計(jì)和仿真平臺本動態(tài)口令芯片在設(shè)計(jì)過程中所用到的軟件設(shè)計(jì)平臺是Altera公司的Quartus ，Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。設(shè)計(jì)過程中所需的仿真平臺是Mentor公司的Modelsim，Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。其主要特點(diǎn)是支持RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真，集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點(diǎn)等眾多調(diào)試功能3. 基于FPGA的硬件電路模塊設(shè)計(jì) 頂層模塊設(shè)計(jì)基于FPGA平臺設(shè)計(jì)的動態(tài)口令芯片的頂層電路模塊如下圖5所示：圖5 基于FPGA設(shè)計(jì)的頂層模塊如上圖所示，本文所述的基于Logistic混沌算法的動態(tài)口令芯片的頂層電路由12個子模塊組成。 “enable”模塊“enable”模塊主要用于控制動態(tài)口令芯片每隔10s鐘產(chǎn)生一個隨機(jī)數(shù)序列，該模塊輸入信號為時鐘信號“clk”和復(fù)位信號“clr”，輸出信號為迭代使能信號“en”，該信號送到下一個“iteration”模塊。 “iteration”模塊“iteration”模塊的輸入信號為時鐘信號“clk”，復(fù)位信號“clr”以及來自“enable”模塊的迭代使能信號“en”，其輸出信號為迭代狀態(tài)信號“state”和迭代次數(shù)信號“times”。 “mux2_1”模塊“mux2_1”模塊用于選擇上文所述的隨機(jī)種子和混沌序列，其輸入信號為來自“enable”模塊的迭代使能信號“en”，“iteration”模塊的“state”模塊，“key”模塊的隨機(jī)種子“random”以及核心計(jì)算模塊“count”的迭代混沌序列“out2”。當(dāng)“en”為“1”，“state”為“0”，“mux2_1”模塊選擇隨機(jī)種子“random”，當(dāng)“en”為“1”，“state”為“1”，“mux2_1”模塊選擇混沌序列“out2”。 “minus”模塊“minus”模塊用于對“mux2_1”模塊的輸出進(jìn)行求補(bǔ)碼運(yùn)算。 “key”模塊“key”模塊用于產(chǎn)生動態(tài)口令芯片所需的隨機(jī)種子和初始密碼，以及顯示模式切換所需的控制信號。 “xiaodou”模塊由于按鍵在按下的過程中，存在硬件抖動問題，從而會出現(xiàn)信號的建立時間和保持時間問題，導(dǎo)致信號誤采樣，為此用“xiaodou”模塊解決上述問題，保證信號的穩(wěn)定采樣。 “mapping”模塊如上文所述，Logistic混沌模型本身的數(shù)學(xué)關(guān)系的定義域，但是由于硬件計(jì)算需要使用離散化的方式，需要對Logistic函數(shù)的運(yùn)算離散化，為此本設(shè)計(jì)中采用了“mapping”模塊用來將“key”模塊產(chǎn)生的初始密碼從實(shí)數(shù)域映射到整數(shù)域，其功能完成上文（10）式的運(yùn)算過程。 “count”模塊“count”模塊是設(shè)計(jì)的核心算法模塊，其主要功能是實(shí)現(xiàn)上文（9）式的運(yùn)算過程。 “deal”模塊“deal”模塊用于將“count”模塊產(chǎn)生的混沌隨機(jī)序列進(jìn)行處理，該模塊的輸出為“count”模塊產(chǎn)生的混沌隨機(jī)序列的低32位。 “dis_choose”模塊“dis_choose”模塊用于選擇“display”模塊要顯示的對象，該模塊的控制信號為來自“key”模塊的信號“dis_mode”，該模塊可以選擇動態(tài)口令，隨機(jī)種子，初始密碼，迭代次數(shù)作為顯示對象。 “display”模塊“display”模塊用于顯示數(shù)據(jù)，“fenpin”模塊產(chǎn)生“display”模塊掃描的時鐘。 子模塊設(shè)計(jì)與仿真本文只給出了動態(tài)口令芯片內(nèi)部一些比較關(guān)鍵的模塊設(shè)計(jì)與仿真結(jié)果，并進(jìn)行了分析說明。 count模塊 本文所述count模塊是本設(shè)計(jì)的核心模塊，該模塊在一定程度上決定了本動態(tài)口令牌芯片的功能。該模塊實(shí)現(xiàn)了上文所述（2）式的計(jì)算模型，在本動態(tài)口令芯片設(shè)計(jì)中，該模塊用于計(jì)算式子的計(jì)算，其中為動態(tài)口令芯片的初始密碼，Sk為隨機(jī)種子或者迭代混沌序列，216Sk1為Sk的補(bǔ)碼，count模塊實(shí)現(xiàn)數(shù)據(jù)相乘的方法是將乘法轉(zhuǎn)換為加法運(yùn)算，通過將一個乘數(shù)所對應(yīng)的二進(jìn)制數(shù)進(jìn)行移位，并且與被乘數(shù)所對應(yīng)的二進(jìn)制數(shù)相加，從而實(shí)現(xiàn)兩個數(shù)據(jù)的相乘。基于FPGA的“count”模塊的電路模塊如下圖6所示： 圖6 基于FPGA設(shè)計(jì)的“count”模塊從圖6可知，“count”模塊的輸入信號為時鐘信號“clk”，復(fù)位信號“clr”，初始密碼信號“a0”，隨機(jī)種子（迭代混沌序列）“x0”，隨機(jī)種子（迭代混沌序列）“x0”的補(bǔ)碼“x1”。輸出信號為混沌序列信號“out1”以及混沌序列信號“out1”的高16位信號“out2”。 “count”模塊的功能仿真結(jié)果如下圖7所示： 圖7 count模塊功能仿真結(jié)果在仿真過程中，通過給不同的初始密碼和隨機(jī)種子（迭代混沌序列），觀察該模塊的輸出結(jié)果與預(yù)期的是否一致，從Modelsim仿真結(jié)果可知，當(dāng)給定不同的初始密碼和隨機(jī)種子（迭代混沌序列）時，count模塊的輸出結(jié)果與預(yù)期的是完全一致的。在仿真的過程中為了證明設(shè)計(jì)模塊和測試模塊的代碼都已經(jīng)被仿真到，在仿真的過程中對代碼的覆蓋率也進(jìn)行了仿真，count模塊的代碼覆蓋率仿真結(jié)果如下圖7所示： 圖8 count模