eda課程設(shè)計(jì)--頻率計(jì)-文庫(kù)吧
2024-12-29 15:25 本頁(yè)面
【正文】 9。 THEN IF ENA = 39。139。 THEN CQI = CQI + 1。 END IF。 END IF。 OUTY = CQI 。 END PROCESS P_REG 。 進(jìn)位輸出 COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3)。END behav。 (2) 模塊圖形符號(hào)及邏輯功能描述如圖1所示。 圖1 四位計(jì)數(shù)器結(jié)構(gòu)體（3） 仿真結(jié)果及分析，結(jié)果如圖2所示。 圖2 四位計(jì)數(shù)器仿真波形分析：對(duì)照波形進(jìn)行分析，結(jié)果正確說明設(shè)計(jì)無(wú)誤。（1）輸入完整的VHDL語(yǔ)言描述，具體描述如下。LIBRARY IEEE。 測(cè)頻控制器USE 。USE 。ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC。 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。 END TESTCTL。ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。BEGIN PROCESS( CLKK ) BEGIN IF CLKK39。EVENT AND CLKK = 39。139。 THEN DIV2CLK = NOT DIV2CLK。 END IF。 END PROCESS。 PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=39。039。 AND Div2CLK=39。039。 THEN RST_CNT = 39。139。 ELSE RST_CNT = 39。039。 END IF。 END PROCESS。 LOAD = NOT DIV2CLK 。 CNT_EN = DIV2CLK。END behav。（1）輸入完整的VHDL語(yǔ)言描述，具體描述如下。LIBRARY IEEE。 4位鎖存器USE 。ENTITY REG4B IS PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。END REG4B。ARCHITECTURE behav OF REG4B ISBEGIN PROCESS(LOAD, DIN) BEGIN IF LOAD39。EVENT AND LOAD=39。139。THEN DOUT = DIN 。 時(shí)鐘到來(lái)時(shí)，鎖存輸入數(shù)據(jù) END IF。 END PROCESS。END behav。將完成的4位計(jì)數(shù)器、測(cè)頻控制器以及4位鎖存器的設(shè)計(jì)打包成模塊以便設(shè)計(jì)頂層文件時(shí)調(diào)用。該程序分為五個(gè)部分，分別實(shí)現(xiàn)預(yù)定的功能，然后通過元件例化的方式，組合在一起，編寫頂層文件，組合在一起，形成整個(gè)系統(tǒng)，各功能相互配合以實(shí)現(xiàn)簡(jiǎn)易頻率計(jì)的設(shè)計(jì)。頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來(lái)，并與整個(gè)系統(tǒng)的封裝引腳相對(duì)應(yīng)。，然后進(jìn)行編譯，仿真。頂層文件的設(shè)計(jì)，結(jié)果如下圖所示 圖3LIBRARY IEEE。USE 。USE 。ENTITY CNT10 ISPORT (RST:IN STD_LOGIC。 清零端 FX：:IN STD_LOGIC。 時(shí)鐘信號(hào) ENA:IN STD_LOGIC。 使能端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。輸出計(jì)數(shù)結(jié)果 COUT
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