eda課程設(shè)計(jì) 基于vhdl 的智能空調(diào)控制器-文庫(kù)吧
2025-09-09 11:15 本頁(yè)面
【正文】 邏輯功能、實(shí)現(xiàn)該功能的算法、選用電路的結(jié)構(gòu)以及其他各種約束條件。與其他的硬件描述語(yǔ)言相比較， vhdl 在進(jìn)行工程設(shè)計(jì)時(shí) 有許多的優(yōu)點(diǎn)。如： vhdl 的的行為，描述強(qiáng)于其他的硬件描述語(yǔ)言，可以直接從行為邏輯上直接對(duì)線路進(jìn)行描述。 模式選擇器 由一個(gè)二進(jìn)制計(jì)數(shù)器構(gòu)成 library ieee。 use 。 use 。 entity xuanzhe is port( en: in std_logic。 b: out std_logic_vector(1 downto 0))。 end entity。 architecture one of xuanzhe is signal c: std_logic_vector(1 downto 0)。 begin process(en) begin if en 39。event and en=39。139。 then c=c+1。 end if。 b=c。 end process。 end one。 定時(shí)器設(shè)計(jì)如下圖 主要功能設(shè)計(jì) 在設(shè)計(jì)計(jì)數(shù)器時(shí)，要特別注意個(gè)位的進(jìn)位時(shí)間，當(dāng)各位計(jì)數(shù)到 8 時(shí)，同時(shí)個(gè)位變 9，進(jìn)位產(chǎn)生，在下一個(gè) 高電平的時(shí)候，進(jìn)位進(jìn)到十位，個(gè)位變成 0。 30 進(jìn)制計(jì)數(shù)器 library ieee。 use 。 use 。 entity sanshi is port(clk,clr:in std_logic。 o,t:out std_logic_vector(3 downto 0)。 c:out std_logic)。 end entity。 architecture arc of sanshi is signal cin: std_logic。 begin process(clk,clr) variable t0:std_logic_vector(3 downto 0)。 begin if clr=39。139。 then t0:=0000。 elsif clk 39。event and clk=39。139。 then if t0=1000 then t0:=t0+1。cin=39。139。 elsif t0=1001 then t0:=0000。 cin=39。039。 else t0:=t0+1。cin=39。039。 end if。
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