【正文】 時鐘需要 1HZ 的脈沖，分頻器主要為系統(tǒng)提供所需要的時鐘脈沖。該模塊將 1KHZ 的脈沖信號進行分頻，產(chǎn)生周期為 1hz 的方波，作為系統(tǒng)時鐘信號的倒計時閃爍信號。 （ yima） :根據(jù)控制信號，驅(qū)動交通燈即 LED 的顯示。 (jishu)：用來設(shè)定 A 方向和 B 方向計時器的初值，并為顯示模塊提供倒計時時 間。 jiaotongdeng，連接各模塊設(shè)計，使之成為一個有機體。 前 5 個模塊分別進行仿真測試，成功后把所有 .vhdl 文件包含在工程 jiaotongdeng，實現(xiàn)模塊化設(shè)計。 、 波形仿真及分析 、代碼 見附錄一。 4 、各模塊 rtl電路及功能仿真和時序仿真 各模塊分別建立工程文件，并進行功能仿真、時序仿真，前六個模塊成功編譯，得到正確仿真結(jié)果后，建立頂層模塊。 模塊一：控制模塊 （ kongzhi） 圖 3 控制模塊（ kongzhi） rtl 圖 圖 4 控制模塊（ kongzhi）仿真圖 模塊二：計時模塊 （ jishi） 圖 5 計時模塊 (jishi)rtl 圖 5 圖 6 計時模塊 (jishi)仿真圖 模塊三：顯示模塊 （ xianshi） 圖 7 顯示模塊 (xianshi)rtl 圖 圖 8 顯示模塊 (xianshi)仿真圖 模塊四 :譯碼模塊 （ yima） 圖 9 譯碼模塊 (yima)rtl 圖 6 圖 10 譯碼模塊 (yima)仿真圖 模塊五：分頻模塊 （ fenpin） 圖 11 分頻模塊 (fenpin)rtl 圖 圖 12 分頻模塊 (fenpin)仿 真圖 模塊六：頂層模塊 圖 13 本設(shè)計整體 rtl圖 7 四、 硬件測試 編程下載和硬件測試的步驟如下： 打開下載窗口。選擇菜單“ Tool“項的” programmer“ ,便可打開下載窗口。 設(shè)置下載電纜。將 ByteBlaster 電纜的一端與微機的并行口相連，另一端 10 針插頭與裝有目標器件的 PCB 板上的插座相連。并在 ” Hardware Setup” 中設(shè)置下載電纜。 設(shè)置 JTAG 鏈。 Altera 器件基本都支持 JTAG 在系統(tǒng)編程方式，這種方式簡單易行，不需要專門的編程器。 選用模式 ，分配引 腳，并編譯后，把生成 *.sof 文件下載到基于 Cyclone型 GW48系列 FPGA實驗箱開發(fā)板上，成功查看結(jié)果，CLK 時鐘頻率用 1Hz，可通過實驗箱上“鍵 7”控制 Reset 全局復位。 五、 實驗困難問題及解決措施 在實驗的過程中，編寫主程序的時候，也遇到調(diào)試不成功的問題，主要問題如下： ① 在編寫 xianshi 模塊時，最后給輸出信號賦值時，使用了進程語句，但是由于敏感列表不全，導致在仿真時其輸出信號的值產(chǎn)生錯誤。解決措施就是通過逐個查看內(nèi)部信號，由于敏感列表不全，致使有些時刻，最后賦值 的進程語句沒有啟動，從而造成輸出結(jié)果不全。 ② 在實現(xiàn)綠燈剩余時間小于三秒時開始閃爍功能時 ，遇到問題。具體表現(xiàn)在 yima 模塊中。開始為了在綠燈狀態(tài)，使綠燈在高、地電平間變換，所以就嘗試使用時鐘信號 clk 的上升沿和下降沿，其中上升沿時，綠燈高電平即亮，下降沿時綠燈熄滅。雖然這種方案在 8 modelsim 中仿真成功，但是在 quartus 進行綜合出現(xiàn)錯誤，該綜合軟件綜合不出此寄存器。經(jīng)過多次試驗，使用了 clk 高低電平觸發(fā)，不再使用其上升下降沿。 ③ 在整個程序中有時 在使用 IF 語句時，會因為考慮不完整造成實驗結(jié)果出錯。因為在 IF 語句中如果過沒有ELSE 語句，那么輸出將默認保持前一個狀態(tài)，這樣很容易產(chǎn)生錯誤。 總之經(jīng)過查閱各種資料，成功的把程序調(diào)試了出來。在查閱試驗箱說明書的情況下，完成了引腳的選定，并把程序下載到了試驗箱里面，完成了實物的演示。 9 參考文獻 ［ 1］鄒彥編 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 .北京 :電子工業(yè)出版社 .2021. ［ 2］潘松，黃繼業(yè)編 .EDA 技術(shù)與 VHDL（第二版） .北京 :清華大學出版社 .2021. ［ 3］王鎖萍編 .電子設(shè)計自動 化教程 .成都 :電子科技大學出版社 .2021. ［ 4］徐志軍 ,徐光輝編 .CPLD/FPGA 的開發(fā)與應用 .北京 :電子工業(yè)出版社 .2021 . ［ 5］楊旭，劉盾等編 .EDA 技術(shù)基礎(chǔ)與實驗教程 .北京 :清華大學出版社 .2021. 10 七、 附錄 附錄一 ： 本系統(tǒng)采用用硬件描述語言 VHDL 描述。分為五個模塊，分別為控制模塊、計時模塊、顯示模塊、譯碼模塊和分頻模塊，下面針對每個模塊給出相應的程序： 模塊一 ： /*************************控制部分 **********************/ /***********定義輸入輸出端口 ***********/ library ieee。 use 。 use 。 entity kongzhi is 實體部分； port ( clk,clr : in std_logic。 at,bt : in std_logic_vector(7 downto 0)。 s : out std_logic_vector(2 downto 0) )。 end kongzhi。 architecture rtl of kongzhi is 結(jié)構(gòu)體部分； signal q :std_logic_vector(2 downto 0)。 begin main logic process (clk,clr,at,bt) begin if clr=39。139。 then q=011。 系統(tǒng)復位后，系統(tǒng)的狀態(tài)是 A 干道綠燈； B 干道紅燈； elsif (clk39。event and clk =39。139。) then if (at=x01) or (bt=x01) then 倒計時結(jié)束時，狀態(tài)發(fā)生改變； q=q+1。 else q=q。 end if。 end if。 end process。 s = q。 end rtl。 模塊二 ： /*************************計時部分 **********************/ /***********為 A， B方向設(shè)置初值 ***********/ library ieee。 use 。 use 。 11 entity jishi is 實體部分 port ( clk, clr : in std_logic。