【正文】 0 OP 目標(biāo) 源 X D 尋址模式定義如下： X= 0 0 寄存器尋址 操作數(shù)由源寄存器號(hào)和目標(biāo)寄存器號(hào)指定 X= 0 1 直接尋址 有效地址 E= (D) X= 1 0 變址尋址 有效地址 E= (Rx)＋ D X= 1 1 相對(duì)尋址 有效地址 E=（ PC）＋ D 其中 Rx為變址寄存器（ 10 位）， PC 為程序計(jì)數(shù)器（ 20 位），位移量 D 可正可負(fù)。該指令格式可以實(shí)現(xiàn) RR型， RS型尋址功能。 2 指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度回答 CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來(lái)區(qū)分指令和數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫(xiě)入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而 執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫(xiě)入的數(shù)據(jù)也是來(lái)自于運(yùn)算器。 4 用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。 證明：假設(shè) （ 1）存儲(chǔ)器模塊字長(zhǎng)等于數(shù)據(jù)總線寬度 （ 2）模塊存取一個(gè)字的存儲(chǔ)周期等于 T. （ 3）總線傳送周期為τ （ 4）交叉存儲(chǔ)器的交叉模塊數(shù)為 m. 交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過(guò)τ時(shí)間延遲后啟動(dòng)下一模快，應(yīng)滿(mǎn)足 T = mτ , (1) 交叉存儲(chǔ)器要求其?？鞌?shù) =m,以保證啟動(dòng)某?？旌蠼?jīng)過(guò) mτ時(shí)間后再次啟動(dòng)該?？鞎r(shí)，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取 m個(gè)字所需要時(shí)間為 t1 = T + (m – 1)τ = mг + mτ – τ = (2m – 1) τ (2) 故交叉存儲(chǔ)器帶寬為 W1 = 1/t1 = 1/(2m1)τ (3) 而順序方式存儲(chǔ)器連續(xù)讀取 m個(gè)字所需時(shí)間為 t2 = mT = m2τ (4) 存儲(chǔ)器帶寬為 W2 = 1/t2 = 1/m2τ (5) 比較 (3)和 (2)式可知，交叉存儲(chǔ)器帶寬 順序存儲(chǔ)器帶寬。 10 列表比較 CISC處理機(jī)和 RISC處理機(jī)的特點(diǎn)。 比較內(nèi)容 CISC RISC 指令系統(tǒng) 復(fù)雜、龐大 簡(jiǎn)單、精簡(jiǎn) 指令數(shù)目 一般大于 200 一般小于 100 指令格式 一般大于 4 一般小于 4 尋址方式 一般大于 4 一般小于 4 指令字長(zhǎng) 不固定 等長(zhǎng) 可訪存指令 不加限定 只有 LOAD/STORE指令 各種指令使用頻率 相差很大 相差不大 各種指令執(zhí)行時(shí)間 相差很大 絕大多數(shù)在一個(gè)周期內(nèi)完成 優(yōu)化編譯實(shí)現(xiàn) 很難 較容易 程序源代碼長(zhǎng)度 較短 較長(zhǎng) 控制器實(shí)現(xiàn)方式 絕大多數(shù)為微程序控制 絕大部分為硬布線控制 軟件系統(tǒng)開(kāi)發(fā)時(shí)間 較短 較長(zhǎng) 11 設(shè)存儲(chǔ)器容量為 128M字，字長(zhǎng) 64位，模塊數(shù) m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期 T=200ns，數(shù)據(jù)總線寬度為 64位，總線傳送周期 τ =50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？ 15 PCI總線中三種橋的名稱(chēng)是什么？簡(jiǎn)述其功能。 解： PCI總線有三種橋，即 HOST / PCI橋（簡(jiǎn)稱(chēng) HOST橋）， PCI / PCI橋， PCI / LAGACY橋。在 PCI總線體系結(jié)構(gòu)中，橋起著重要作用： （ 1） 它連接兩條總線，使總線間相互通信。 （ 2） 橋是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。 （ 3） 利用橋可以實(shí) 現(xiàn)總線間的猝發(fā)式傳送。 17 畫(huà)圖說(shuō)明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。 P1314 5級(jí) 高級(jí)語(yǔ)言級(jí) 編譯程序 4級(jí) 匯編語(yǔ)言級(jí) 匯編程序 3級(jí) 操作系統(tǒng)級(jí) 操作系統(tǒng) 2級(jí) 一般機(jī)器級(jí) 微程序 1級(jí) 微程序設(shè)計(jì)級(jí) 直接由硬件執(zhí)行 18 CPU中有哪幾類(lèi)主要寄存器？用一句話回答其功能。 解： A，數(shù)據(jù)緩沖寄存器（ DR）； B，指令寄存器（ IR）； C，程序計(jì)算器 PC； D，數(shù)據(jù)地址寄存器 (AR)；通用寄存器（ R0~R3）； F，狀態(tài)字寄存器（ PSW） 24 簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問(wèn) 速度？ ①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲(chǔ)器，③采用多模交叉存儲(chǔ)器 25 求證： [y]補(bǔ) =[y]補(bǔ) (mod 2n+1) 證明：因?yàn)?[xy]補(bǔ) =[x]補(bǔ) [y]補(bǔ) =[x]補(bǔ) +[y]補(bǔ) 又因?yàn)?[x+y]補(bǔ) = [x]補(bǔ) +[y]補(bǔ)（ mod 2 n+1） 所以 [y]補(bǔ) =[x+y]補(bǔ) [x]補(bǔ) 又 [xy]補(bǔ) =[x+(y)]補(bǔ) =[x]補(bǔ) +[y]補(bǔ) 所以 [y]補(bǔ) =[xy]補(bǔ) [x]補(bǔ) [y]補(bǔ) +[y]補(bǔ) = [x+y]補(bǔ) +[xy]補(bǔ) [x]補(bǔ) [x]補(bǔ) =0 故 [y]補(bǔ) =[y]補(bǔ) (mod 2n+1) 29 設(shè)由 S， E， M三個(gè)域組成的一個(gè) 32位二進(jìn)制字所表示的非零規(guī)格化數(shù) x，真值表示為 x＝ (1)s () 2E127 問(wèn)：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 X = [1+(1223)]2 127 （３）最小負(fù)數(shù) １ 111 111 11 111 111 111 111 111 111 111 11 X== [1+(1223)]2 127 30 畫(huà)出單級(jí)中斷處理過(guò)程流程圖（含指令周期）。 35 寫(xiě)出下表尋址方式中操作數(shù)有效地址 E的算法。 序號(hào) 尋址方式名稱(chēng) 有效地址 E 說(shuō)明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器 Ri中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri)為主存地址指示器 5 基址 (B) B為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I為變址寄存器 ， S比例因子 0 00 000 000 000 000 000 000 000 000 000 00 X=2 128 （４）最大負(fù)數(shù) １ 00 000 000 000 000 000 000 000 000 000 00 X=2 128 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對(duì) （ PC） +D PC為程序計(jì)數(shù)器 40 為什么在計(jì)算機(jī)系統(tǒng)中引入 DMA方式來(lái)交換數(shù)據(jù)？若使用總線周期挪用方式， DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間， CPU處于何種狀態(tài)？ P253 、 254 為了減輕 cpu對(duì) I/O操作的控制，使得 cpu的效率有了提高。 可能遇到兩種情況：一種是此時(shí) CPU不需要訪內(nèi)，如 CPU正在執(zhí)行乘法命令；另一種情況是， I/O設(shè)備訪內(nèi)優(yōu)先，因?yàn)?I/O訪內(nèi) 有時(shí)間要求，前一個(gè) I/O數(shù)據(jù)必須在下一個(gè)訪內(nèi)請(qǐng)求到來(lái)之前存取完畢。 41 何謂指令周期？ CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系？ 指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。 CPU周期又稱(chēng) 機(jī)器周期 ， CPU訪問(wèn)一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此用從內(nèi)存讀取一條指令字的最短時(shí)間來(lái)定義。一個(gè)指令周期常由若干 CPU周期構(gòu) 成 時(shí)鐘周期是由 CPU 時(shí)鐘定義的定長(zhǎng)時(shí)間間隔，是 CPU 工作的最小時(shí)間單位，也稱(chēng)節(jié)拍脈沖或 T 周期 47 比較 cache與虛存的相同點(diǎn)和不同點(diǎn)。 相同點(diǎn)：（ 1）出發(fā)點(diǎn)相同；都是為了提高存儲(chǔ)系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系。（ 2）原理相同；都是利用了程序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器 . 不同點(diǎn)：（ 1）側(cè)重點(diǎn)不同； cache主要解決主存和 CPU的速度差異問(wèn)題；虛存主要是解決存儲(chǔ)容量問(wèn)題。（ 2）數(shù)據(jù)通路不同； CPU與 cache、主存間有直接通路；而虛 存需依賴(lài)輔存，它與 CPU間無(wú)直接通路。（ 3）透明性不同；cache對(duì)系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對(duì)應(yīng)用程序員透明。（ 4）未命名時(shí)的損失不同；主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大于 cache未命中時(shí)的損失。 48 設(shè) [N]補(bǔ) =anan1? a1a0，其中 an是符號(hào)位。 證明： 當(dāng) N≥ 0， an=0, 真值 N=[N]補(bǔ) = an1?a 1a0= ②當(dāng) N＜ 0， an =1， [N]補(bǔ) =1 an1?a 1a0 依補(bǔ)碼的定義 , 真值 N= [N]補(bǔ) － 2^(n+1)= anan1?a 1a0— 2^(n+1)= 綜合以上結(jié)果有 3 設(shè) x=18， y=+26，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列乘法器求出乘積 x y，并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。 解： 符號(hào)位單獨(dú)考慮： X為正符號(hào)用二進(jìn)制表示為 0 ， Y為負(fù)值符號(hào)用 1 表示。 【 X】補(bǔ) = 101110 【 Y】補(bǔ) = 011010 兩者做乘法 1 0 0 1 0 x 1 1 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 0 0 結(jié)果化為 10進(jìn)制就是 468 符號(hào)位進(jìn)行異或操作 0異或 1得 1 所以二進(jìn)制結(jié)果為 1 1 1 1 0 1 0 1 0 0 化為十進(jìn)制就是 468 十進(jìn)制檢驗(yàn)： 18 x26= 468 5 圖 1所示的系統(tǒng)中， A、 B、 C、 D四個(gè)設(shè)備構(gòu)成單級(jí)中斷結(jié)構(gòu)，它要求 CPU在執(zhí)行完當(dāng)前指令時(shí)轉(zhuǎn)向?qū)χ袛嗾?qǐng)求進(jìn)行服務(wù)?，F(xiàn)假設(shè)： ① TDC為查詢(xún)鏈中每個(gè)設(shè)備的延遲時(shí)間； ② TA、 TB、 TC、 TD分別為設(shè)備 A、 B、 C、D的服務(wù)程序所需的執(zhí)行時(shí)間； ③ TS、 TR分別為保存現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)所需的時(shí)間； ④ 主存工作周期為 TM； ⑤ 中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個(gè)新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。 試問(wèn)：在確保請(qǐng)求服務(wù)的四個(gè)設(shè)備都不會(huì)丟失信息的條件下，中斷飽和的最小時(shí)間是多少？中斷極限頻率是多少？ 解： 假設(shè)主存工作周期為 TM，執(zhí)行一條指令的時(shí)間也設(shè)為 TM