【正文】 0 OP 目標 源 X D 尋址模式定義如下： X= 0 0 寄存器尋址 操作數(shù)由源寄存器號和目標寄存器號指定 X= 0 1 直接尋址 有效地址 E= (D) X= 1 0 變址尋址 有效地址 E= (Rx)＋ D X= 1 1 相對尋址 有效地址 E=（ PC）＋ D 其中 Rx為變址寄存器（ 10 位）， PC 為程序計數(shù)器（ 20 位），位移量 D 可正可負。該指令格式可以實現(xiàn) RR型， RS型尋址功能。 2 指令和數(shù)據(jù)都用二進制代碼存放在內(nèi)存中，從時空觀角度回答 CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計算機可以從時間和空間兩方面來區(qū)分指令和數(shù)據(jù)，在時間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而 執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運算器。 4 用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。 證明：假設(shè) （ 1）存儲器模塊字長等于數(shù)據(jù)總線寬度 （ 2）模塊存取一個字的存儲周期等于 T. （ 3）總線傳送周期為τ （ 4）交叉存儲器的交叉模塊數(shù)為 m. 交叉存儲器為了實現(xiàn)流水線方式存儲，即每通過τ時間延遲后啟動下一模快，應(yīng)滿足 T = mτ , (1) 交叉存儲器要求其?？鞌?shù) =m,以保證啟動某?？旌蠼?jīng)過 mτ時間后再次啟動該模快時，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取 m個字所需要時間為 t1 = T + (m – 1)τ = mг + mτ – τ = (2m – 1) τ (2) 故交叉存儲器帶寬為 W1 = 1/t1 = 1/(2m1)τ (3) 而順序方式存儲器連續(xù)讀取 m個字所需時間為 t2 = mT = m2τ (4) 存儲器帶寬為 W2 = 1/t2 = 1/m2τ (5) 比較 (3)和 (2)式可知，交叉存儲器帶寬 順序存儲器帶寬。 10 列表比較 CISC處理機和 RISC處理機的特點。 比較內(nèi)容 CISC RISC 指令系統(tǒng) 復(fù)雜、龐大 簡單、精簡 指令數(shù)目 一般大于 200 一般小于 100 指令格式 一般大于 4 一般小于 4 尋址方式 一般大于 4 一般小于 4 指令字長 不固定 等長 可訪存指令 不加限定 只有 LOAD/STORE指令 各種指令使用頻率 相差很大 相差不大 各種指令執(zhí)行時間 相差很大 絕大多數(shù)在一個周期內(nèi)完成 優(yōu)化編譯實現(xiàn) 很難 較容易 程序源代碼長度 較短 較長 控制器實現(xiàn)方式 絕大多數(shù)為微程序控制 絕大部分為硬布線控制 軟件系統(tǒng)開發(fā)時間 較短 較長 11 設(shè)存儲器容量為 128M字，字長 64位，模塊數(shù) m=8，分別用順序方式和交叉方式進行組織。存儲周期 T=200ns，數(shù)據(jù)總線寬度為 64位，總線傳送周期 τ =50ns。問順序存儲器和交叉存儲器的帶寬各是多少？ 15 PCI總線中三種橋的名稱是什么？簡述其功能。 解： PCI總線有三種橋，即 HOST / PCI橋（簡稱 HOST橋）， PCI / PCI橋， PCI / LAGACY橋。在 PCI總線體系結(jié)構(gòu)中，橋起著重要作用： （ 1） 它連接兩條總線，使總線間相互通信。 （ 2） 橋是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。 （ 3） 利用橋可以實 現(xiàn)總線間的猝發(fā)式傳送。 17 畫圖說明現(xiàn)代計算機系統(tǒng)的層次結(jié)構(gòu)。 P1314 5級 高級語言級 編譯程序 4級 匯編語言級 匯編程序 3級 操作系統(tǒng)級 操作系統(tǒng) 2級 一般機器級 微程序 1級 微程序設(shè)計級 直接由硬件執(zhí)行 18 CPU中有哪幾類主要寄存器？用一句話回答其功能。 解： A，數(shù)據(jù)緩沖寄存器（ DR）； B，指令寄存器（ IR）； C，程序計算器 PC； D，數(shù)據(jù)地址寄存器 (AR)；通用寄存器（ R0~R3）； F，狀態(tài)字寄存器（ PSW） 24 簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問 速度？ ①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲器，③采用多模交叉存儲器 25 求證： [y]補 =[y]補 (mod 2n+1) 證明：因為 [xy]補 =[x]補 [y]補 =[x]補 +[y]補 又因為 [x+y]補 = [x]補 +[y]補（ mod 2 n+1） 所以 [y]補 =[x+y]補 [x]補 又 [xy]補 =[x+(y)]補 =[x]補 +[y]補 所以 [y]補 =[xy]補 [x]補 [y]補 +[y]補 = [x+y]補 +[xy]補 [x]補 [x]補 =0 故 [y]補 =[y]補 (mod 2n+1) 29 設(shè)由 S， E， M三個域組成的一個 32位二進制字所表示的非零規(guī)格化數(shù) x，真值表示為 x＝ (1)s () 2E127 問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負數(shù)、最小負數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 X = [1+(1223)]2 127 （３）最小負數(shù) １ 111 111 11 111 111 111 111 111 111 111 11 X== [1+(1223)]2 127 30 畫出單級中斷處理過程流程圖（含指令周期）。 35 寫出下表尋址方式中操作數(shù)有效地址 E的算法。 序號 尋址方式名稱 有效地址 E 說明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器 Ri中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri)為主存地址指示器 5 基址 (B) B為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I為變址寄存器 ， S比例因子 0 00 000 000 000 000 000 000 000 000 000 00 X=2 128 （４）最大負數(shù) １ 00 000 000 000 000 000 000 000 000 000 00 X=2 128 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對 （ PC） +D PC為程序計數(shù)器 40 為什么在計算機系統(tǒng)中引入 DMA方式來交換數(shù)據(jù)？若使用總線周期挪用方式， DMA控制器占用總線進行數(shù)據(jù)交換期間， CPU處于何種狀態(tài)？ P253 、 254 為了減輕 cpu對 I/O操作的控制，使得 cpu的效率有了提高。 可能遇到兩種情況：一種是此時 CPU不需要訪內(nèi)，如 CPU正在執(zhí)行乘法命令；另一種情況是， I/O設(shè)備訪內(nèi)優(yōu)先，因為 I/O訪內(nèi) 有時間要求，前一個 I/O數(shù)據(jù)必須在下一個訪內(nèi)請求到來之前存取完畢。 41 何謂指令周期？ CPU周期？時鐘周期？它們之間是什么關(guān)系？ 指令周期是執(zhí)行一條指令所需要的時間，一般由若干個機器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時間。 CPU周期又稱 機器周期 ， CPU訪問一次內(nèi)存所花的時間較長，因此用從內(nèi)存讀取一條指令字的最短時間來定義。一個指令周期常由若干 CPU周期構(gòu) 成 時鐘周期是由 CPU 時鐘定義的定長時間間隔，是 CPU 工作的最小時間單位，也稱節(jié)拍脈沖或 T 周期 47 比較 cache與虛存的相同點和不同點。 相同點：（ 1）出發(fā)點相同；都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的分層存儲體系。（ 2）原理相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調(diào)入相對高速而小容量的存儲器 . 不同點：（ 1）側(cè)重點不同； cache主要解決主存和 CPU的速度差異問題；虛存主要是解決存儲容量問題。（ 2）數(shù)據(jù)通路不同； CPU與 cache、主存間有直接通路；而虛 存需依賴輔存，它與 CPU間無直接通路。（ 3）透明性不同；cache對系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對應(yīng)用程序員透明。（ 4）未命名時的損失不同；主存未命中時系統(tǒng)的性能損失要遠大于 cache未命中時的損失。 48 設(shè) [N]補 =anan1? a1a0，其中 an是符號位。 證明： 當 N≥ 0， an=0, 真值 N=[N]補 = an1?a 1a0= ②當 N＜ 0， an =1， [N]補 =1 an1?a 1a0 依補碼的定義 , 真值 N= [N]補 － 2^(n+1)= anan1?a 1a0— 2^(n+1)= 綜合以上結(jié)果有 3 設(shè) x=18， y=+26，數(shù)據(jù)用補碼表示，用帶求補器的陣列乘法器求出乘積 x y，并用十進制數(shù)乘法進行驗證。 解： 符號位單獨考慮： X為正符號用二進制表示為 0 ， Y為負值符號用 1 表示。 【 X】補 = 101110 【 Y】補 = 011010 兩者做乘法 1 0 0 1 0 x 1 1 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 0 0 結(jié)果化為 10進制就是 468 符號位進行異或操作 0異或 1得 1 所以二進制結(jié)果為 1 1 1 1 0 1 0 1 0 0 化為十進制就是 468 十進制檢驗： 18 x26= 468 5 圖 1所示的系統(tǒng)中， A、 B、 C、 D四個設(shè)備構(gòu)成單級中斷結(jié)構(gòu)，它要求 CPU在執(zhí)行完當前指令時轉(zhuǎn)向?qū)χ袛嗾埱筮M行服務(wù)。現(xiàn)假設(shè)： ① TDC為查詢鏈中每個設(shè)備的延遲時間； ② TA、 TB、 TC、 TD分別為設(shè)備 A、 B、 C、D的服務(wù)程序所需的執(zhí)行時間； ③ TS、 TR分別為保存現(xiàn)場和恢復(fù)現(xiàn)場所需的時間； ④ 主存工作周期為 TM； ⑤ 中斷批準機構(gòu)在確認一個新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。 試問：在確保請求服務(wù)的四個設(shè)備都不會丟失信息的條件下，中斷飽和的最小時間是多少？中斷極限頻率是多少？ 解： 假設(shè)主存工作周期為 TM，執(zhí)行一條指令的時間也設(shè)為 TM