cmos工藝流程版圖剖面-文庫(kù)吧
2025-04-25 00:12 本頁(yè)面
【正文】 形成第二層金屬 – 淀積金屬層，如 AlSi、 AlSiCu合金等 – 光刻 10，第二層金屬版，定義出連線圖形 – 反應(yīng)離子刻蝕，形成第二層金屬互連圖形 正硅酸乙脂（ TEOS）分解 650～ 750℃ 53 合金 形成鈍化層 – 在低溫條件下 (小于 300℃ )淀積氮化硅 – 光刻 11，鈍化版 – 刻蝕氮化硅，形成鈍化圖形 測(cè)試、封裝，完成集成電路的制造工藝 CMOS集成電路采用 (100)晶向的硅材料 54 4) 圖解雙阱硅柵CMOS制作流程 55 首先進(jìn)行表面清洗，去除 wafer表面的保護(hù)層和 雜質(zhì)，三氧化二鋁必須以高速粒子撞擊，并 用化學(xué)溶液進(jìn)行清洗。 甘油 甘油 56 然后在表面氧化二氧化硅膜以減小后一步氮化硅對(duì)晶圓的表面應(yīng)力。 涂覆光阻 (完整過(guò)程包括，甩膠 → 預(yù)烘 → 曝光 → 顯影 → 后烘 → 腐蝕 → 去除光刻膠 )。其中二氧化硅以氧化形成，氮化硅 LPCVD沉積形成 (以氨、硅烷、乙硅烷反應(yīng)生成 )。 57 光刻技術(shù)去除不想要的部分，此步驟為定出 P型阱區(qū)域。 (所謂光刻膠就是對(duì)光或電子束敏感且耐腐蝕能力強(qiáng)的材料，常用的光阻液有S1813,AZ5214等 )。光刻膠的去除可以用臭氧燒除也可用專用剝離液。氮化硅用 180℃ 的磷酸去除或含 CF4氣體的等離子刻蝕(RIE)。 58 在 P阱區(qū)域植入硼 (+3)離子，因硅為 +4價(jià)，所以形成空洞，呈正電荷狀態(tài)。 (離子植入時(shí)與法線成 7度角，以防止發(fā)生溝道效應(yīng)，即離子不與原子碰撞而直接打入 )。每次離子植入后必須進(jìn)行退火處理，以恢復(fù)晶格的完整性。 (但高溫也影響到已完成工序所形成的格局 )。 59 LOCOS (local oxidation of silicon)選擇性氧化：濕法氧化二氧化硅層，因以氮化硅為掩模會(huì)出現(xiàn)鳥嘴現(xiàn)象， 影響尺寸的控制。二氧化硅層在向上生成的同時(shí)也向下移動(dòng)，為膜厚的 ，所以在去除二氧化硅層后，出現(xiàn)表面臺(tái)階現(xiàn)象。濕法氧化快于干法氧化，因 OH基在硅中的擴(kuò)散速度高于 O2。硅膜越厚所需時(shí)間越長(zhǎng)。 60 去除氮化硅和表面二氧化硅層。露出 N型阱區(qū) 域。 (上述中曝光技術(shù)光罩與基片的距離分為接觸式、接近式和投影式曝光三種，常用投影式又分為等比和微縮式。曝光會(huì)有清晰度和分辯率，所以考慮到所用光線及波長(zhǎng)、基片表面平坦度、套刻精度、膨脹系數(shù)等 )。 61 離子植入磷離子 (+5)，所以出現(xiàn)多余電子，呈現(xiàn)負(fù)電荷狀態(tài)。電荷移動(dòng)速度高于 P型約 。以緩沖氫氟酸液去除二氧化硅層。 62 在表面重新氧化生成二氧化硅層，LPCVD沉積 氮化硅層，以光阻定出下一步的 field oxide區(qū)域。 63 在上述多晶硅層外圍，氧化二氧化硅層以作為保護(hù)。涂布光阻，以便利用光刻技術(shù)進(jìn)行下一步的工序。 64 形成 NMOS，以砷離子進(jìn)行植入形成源漏極。 此工序在約 1000℃ 中完成，不能采用鋁柵極工藝，因鋁不能耐高溫，此工藝也稱為自對(duì)準(zhǔn)工藝。砷離子的植入也降低了多晶硅的電阻率 (塊約為 30歐姆 )。還采用在多晶硅上沉積 高熔點(diǎn)金屬材料的硅化物 (MoSi WSi TiSi2等 )，形成多層結(jié)構(gòu) 65 以類似的方法，形成 PMOS，植入硼(+3)離子。 (后序中的 PSG或 BPSG能很好的穩(wěn)定能動(dòng)鈉離子，以保證 MOS電壓穩(wěn)定 )。 66 后序中的二氧化硅層皆是化學(xué)反應(yīng)沉積而成，其中加入 PH3形成 PSG (phosphosilicateglass)，加入 B2H6形成 BPSG (borophosphosilicateglass)以平坦表面。所謂PECVD (plasma enhanced CVD) 在普通CVD反應(yīng)空間導(dǎo)入電漿 (等離子 )，使氣體活化以降低反應(yīng)溫度 )。 67 68 光刻技術(shù)定出孔洞，以濺射法或真空蒸發(fā)法，依次沉積鈦 +氮化鈦 +鋁 +氮化鈦等多層金屬。 (其中還會(huì)考慮到鋁的表面氧化和氯化物的影響 )。由于鋁硅固相反應(yīng)，特別對(duì)淺的 PN結(jié)難以形成漏電流 (leak current)小而穩(wěn)定的接觸，為此使用 TiN等材料，以抑制鋁硅界面反應(yīng)，并有良好的歐姆，這種材料也稱為勢(shì)壘金屬 (barrier metal)。 69 RIE刻蝕出布線格局。以類似的方法沉積第二層金屬，以二氧化硅絕緣層和介電層作為層間保 護(hù)和平坦表面作用。 70 為滿足歐姆接觸要求，布線工藝是在含有 5~10%氫的氮?dú)庵?，?400~500℃ 溫度下熱處理 15~30分鐘 (也稱成形 forming)，以使鋁和硅合金化。最后還要定出 PAD接觸窗，以便進(jìn)行 bonding工作。 (上述形成的薄膜厚度的計(jì)算可采用光學(xué)衍射、傾斜研磨、四探針?lè)ǖ确椒y(cè)得 )。 71 72 2. 典型 P阱 CMOS工藝的剖面圖 源 硅柵 漏 薄氧化層 金屬 場(chǎng)氧化層 p阱 n襯底 （ FOX） 低氧 73 CMOS process p+ p+ p 74 Process (Inverter)psub Pdiffusion Ndiffusion Polysilicon Metal Legend of each layer contact Nwell GND 低氧 場(chǎng)氧 psub p+ In VDD S G D D G S 圖例 75 Layout and CrossSection View of Inverter In Top View or Layout CrossSection View Pdiffusion Ndiffusi
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