基于quartusii軟件的hdb3碼編碼器的設(shè)計(已改無錯字)
2022-12-29 19:52:21 本頁面
【正文】 實際應(yīng)用中， CPLD或 FPGA端口的輸出電壓只有正極性電壓，且在波形仿真中也只有“ +1”和“ 0”，而無法識別“ 1”。所以要得到所需 HDB3編碼的結(jié)果，需定義“ 00”、“ 01”、“ 10”來分別表示“ 0”、 “ 1”、 “ +1”?？蓪⒉濉?B”模塊后輸出的“ 00 ”、“ 01 ”、“ 10 ”、“ 11 ”組合轉(zhuǎn)換為“ 00 ”、“ 01 ”、“ 10 ” 組 合 。 ．程序說明 output:PROCESS(clk) 輸出 BEGIN IF(RISING_EDGE(clk)) THEN IF((codeoutb=01) OR (codeoutb=10)) THEN 1或 B IF(flag1b=1) THEN codeout=01。 flag1b=0。 ELSE 16 codeout=11。 flag1b=1。 END IF。 ELSIF(codeoutb=11) THEN V IF(flag1b=1) THEN codeout=11。 ELSE codeout=01。 END IF。 ELSE codeout=00。 flag1b=flag1b。 END IF。 END IF。 實驗結(jié)果與分析 最終輸出波形如下： 17 最終結(jié)果分析：從仿真波形中可以看出非歸零碼轉(zhuǎn)化成三階高密度雙極性碼，消除了連“ 0”現(xiàn)象，可以消除直流成分。 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號。此信號還不是真正意義上的 HDB3 碼，需要將上述編碼轉(zhuǎn)換成 “+1” 、 “ 1” 、“0” 的多電平變化波形，而此工作單純依靠數(shù)字電路是無法完 成的。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實現(xiàn)，如利用雙 4選一的多路模擬選擇開關(guān) CD4052，其功能表如表 2所示。 如圖 6所示是利用多路模擬選擇開 關(guān) CD4052 實現(xiàn)電平轉(zhuǎn)換的電路連接圖，圖中 HDB3_out 即為最終形成的標(biāo)準(zhǔn) HDB3 碼流 。 18 19 體會與建議 在用 VHDL進(jìn)行編程時，工程名、程序文件 名和實體名應(yīng)一致，否則程序即使是正確的在編譯時也會出錯。 在最終建立系統(tǒng)模塊時，工程名和總模塊名要一致，在連接輸入輸出引腳時需要將其名稱改為相應(yīng)的模塊端口名。分配引腳時，要根據(jù)外圍電路確定諸如時鐘輸入、復(fù)位電平等方面的細(xì)節(jié)。 課程設(shè)計是培養(yǎng) 我們 綜合運用所學(xué)知識 去 分析和解決實際問題 、 鍛煉實踐能力的重要環(huán)節(jié)，是對 我們 實際工作能力的具體訓(xùn)練和考察過程，通過課程設(shè)計我們能夠 更加深入 的了解理論知識，把理論和實踐相結(jié)合，并且用到生活當(dāng)中。 而 在做設(shè)計的過程中總會出現(xiàn)各種問題，在這種情況下我們都會 想方設(shè)法地去思考、 解決， 無 形之中便 提高了我們的動腦能力。 通過課程設(shè)計讓我知道了，我們平時所學(xué)的知識如果不 實際運用與操作 的話等于 做無用功 。課程設(shè)計是我們理論知識的延伸，是 知識轉(zhuǎn)化為成果的體現(xiàn)，也許在課程設(shè)計后我們能更好的把握學(xué)習(xí)的要點、方法及態(tài)度。 從設(shè) 計 中我們 可以 檢驗所學(xué)的理論知識到底 真正有多少是屬于自己 。 20 參考文獻(xiàn) 【 1】 樊昌信 ,曹麗娜 .通信原理第六版 .北京：國防工業(yè)出版社， 2020： 【 2】 李白萍等 .通信原理與技術(shù) .北京：人民郵電出版社， 2020 【 3】 曹志剛等 .現(xiàn)代通信原理 .北京：清華大學(xué)出版社 ， 2OO5 【 4】 任勇峰，莊新敏 .VHDL與硬件實現(xiàn)速成 .北京：國防工業(yè)出版社， 2020 【 5】 羅朝霞，高書莉 .CPLD/FPGA設(shè)計與應(yīng)用 .北京：人民郵電出版社， 2020 21 附錄 程序 HDB3 編碼程序 library ieee。 use 。 entity hdb3 is port(codein: in std_logic。 clk : in std_logic。 clr : in std_logic。 復(fù)位信號 codeout: out std_logic_vector(1 downto 0))。 end hdb3。 architecture rtl of hdb3 is signal flag :std_logic。 signal count0 : integer:=0。 signal codeoutv: std_logic_vector(1 downto 0)。 signal s0 : std_logic_vector(4 downto 0):=00000。 signal s1 : std_logic_vector(4 downto 0):=00000。 signal count1 : integer range 1 downto 0。 signal codeoutb: std_logic_vector(1 downto 0)。 signal flagv : integer range 1 downto 0。 signal firstv : integer range 0 to 1。 signal flag1b : integer range 1 downto 0:=0。 ponent dff 調(diào)用元件 dff 22 port (d : in std_logic。 clk : in std_logic。 q : out std_logic)。 end ponent。 begin add_v:process(clk,clr) 插符號 V 進(jìn)程 begin if(rising_edge(clk)) then if(clr=39。139。) t
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