1、2eda簡(jiǎn)介與可編程邏輯器件pld(已改無(wú)錯(cuò)字)
2023-01-20 14:58:58 本頁(yè)面
【正文】 PAL (Programmable Array Logic) GAL(Generic Array logic) EPLD (Erasable Programmable Logic Device) CMOS工藝 1萬(wàn)門 /片 FPGA(Field Programmable Gate Array)集成度 3萬(wàn)門 /片 EPLD和 FPGA集成密度高，稱為高密度 PLD 以上五種 PLD編程開(kāi)發(fā)系統(tǒng)由硬件（計(jì)算機(jī)和編程器）和軟件（專用編程軟件）構(gòu)成。 ISP(InSystem Programmable)PLD是新一代器件，不需編程器，只要將計(jì)算機(jī)編程產(chǎn)生的數(shù)據(jù)直接寫(xiě)入PLD就可以了。其中高密度 ISPPLD又稱為CPLD(Complex Programmable Logic Device)PLD的主要開(kāi)發(fā)軟件及開(kāi)發(fā)商有： CPLD開(kāi)發(fā)軟件 Max Plus 2(Quatues)— Altera公司 FPGA開(kāi)發(fā)軟件 Fundation— XiLinX公司 ISPLSI開(kāi)發(fā)軟件 Expert(Synario)— Lattice公司 集成化開(kāi)發(fā)系統(tǒng)軟件包 —— 優(yōu)秀 PLD開(kāi)發(fā)程序的集成 — XinLinX公司 ISP Synario System— Lattice公司PLD的發(fā)展? PAL（ Programmable Array Logic）? GAL（ Generic Array Logic）? CPLD(觸發(fā)器有限而乘積項(xiàng)豐富的算法和組合邏輯結(jié)構(gòu) .系統(tǒng)斷電編程信息不丟失 )? FPGA(觸發(fā)器豐富的時(shí)序邏輯結(jié)構(gòu) ,編程信息在系統(tǒng)斷電時(shí)丟失 ,故可動(dòng)態(tài)配置 )CPLD的設(shè)計(jì)原理? 數(shù)字電路可以用邏輯表達(dá)式來(lái)表示。? 如一位全加器可以根據(jù)真值表寫(xiě)出它的邏輯表達(dá)式：? Sum＝ xyCin＋ x’yCin’＋ x’y’Cin＋ xy’Cin’Cout＝ xy＋ x’yCin＋ xy’Cin? 特點(diǎn)：每個(gè)輸出都是由輸入變量的與和或操作組合而成。CPLD的結(jié)構(gòu)示意Y1＝ X1X2X3’＋ X2’X3＋ X1’X3Y2=X1X2X3＋ X1’X2’一、圖形設(shè)計(jì)方式二、基于 HDL的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 一、圖形設(shè)計(jì)方式? 常用于設(shè)計(jì) 規(guī)模較小 的電路和系統(tǒng)? 適合描述 電氣連接 關(guān)系和 接口 關(guān)系? EDA工具必須提供元件庫(kù)或宏單元庫(kù)? 優(yōu)點(diǎn) ：– 直觀、形象– 對(duì)表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便? 缺點(diǎn) ：– 不適于描述邏輯功能– 通用性、可移植性較弱數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 例 電子秒表電路的頂層圖形文件數(shù)字系統(tǒng)的設(shè)計(jì)描述方法二、基于 HDL的設(shè)計(jì)? 硬件描述語(yǔ)言 （ HDL， Hardwa
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