fpga基于hdl的十進(jìn)制計數(shù)器、顯示系統(tǒng)設(shè)計(已改無錯字)
2022-12-21 16:35:58 本頁面
【正文】 SUM=SUM+1。 COUT=0。 end end else begin SUM=SUM。 COUT=COUT。 end end endmodule （ zonghe1） module zonghe1(clk,clr,ena,out,dp)。 input clk。 input clr。 input ena。 output [6:0] out。 output dp。 wire [3:0] sum1。 led u1(.sum(sum1), .q(out))。 t10 u2(.SUM(sum1), .COUT(dp), .CLK(clk), .ENA(ena), .CLR(clr))。 endmodule 消抖模塊、十進(jìn)制計數(shù)器 ()、數(shù)碼管驅(qū)動 ()組合模塊 module zonghe2(clk,clr,ena,out,dp,clk_50M)。 input clk。 input clr。 input ena。 input clk_50M。 output [6:0] out。 output dp。 wire clk_out。 zonghe1 u3(.ena(ena), .out(out), .clr(clr), .clk(clk_out), .dp(dp))。 debounce_module u4(.CLK(clk_50M), .RSTn(clr), .Pin_In(clk), .Pin_Out(clk_out))。 endmodule 資源消耗 各個模塊的 仿真結(jié)果及分析 四、 實驗思考題解答 如何用兩個或一個 always 實現(xiàn)十進(jìn)制計數(shù)模塊？寫出相應(yīng)代碼。 答： 一個 always見源程序， 兩個 always程序 如下： module t10(CLK,CLR,ENA,SUM,COUT)。 input CLK， CLR， ENA。 output [3:0] SUM。 output COUT。 reg [3:0] SUM=439。b0000。 reg COUT=0。 reg reset。 always @ ( CLR ) begin if (CLR) reset=1。 else reset=0。 end always @ (posedge CLK or posedge reset ) begin if(reset) begin SUM=439。b0000。 COUT=0。 end else if (ENA) begin if (SUM==439。b1001) begin SUM=439。b0000。 COUT=1。
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