【正文】 PLD 速度等級的象征，同時也標明了該 CPLD 可以達到的最高頻率。 (4)其他輔助功能模塊 有全局時鐘、使能、復位、置位功能模塊等。 工藝的發(fā)展方向 當某個器件被創(chuàng)造出來后，如果在創(chuàng)新上遇到了瓶頸，若要再次提升該器件的性能，則要靠制造工藝的發(fā)展 。例如英特爾處理器從幾年前的 40nm 到如今的 32nm 制造工藝，使得芯片的性能大幅度提升，規(guī)模也越來越大， 4 核處理器也得到了普及。同理， PLD 器件的發(fā)展也得益于制造工藝，得到了很大的突破。在 VLSI 工藝得到發(fā)展后， PLD 器件實現(xiàn)了高密度的成長。 上世紀 80 年代，兩家美國公司 ALTERA 和 XILINX，把 CPLD 規(guī)模推向了超大規(guī)模級別，而這完全得益于 EECMOS 工藝的發(fā)展，首先實現(xiàn)了高集成度，再者，應用也變得更為靈活。 到了 90 年代， CPLD 器件得到了質(zhì)的飛躍，在原有功能的基礎上，發(fā)展出了更具有優(yōu)勢的功能，例如 可以實現(xiàn)電擦除的功能，邊緣掃描功能還有在線編程的功能。在 1998 到 2020年間 HDPLD 的產(chǎn)品集成度從 1 到 3 萬門擴展到了 200 萬門。 在制作工藝上， 90nm 和 300nm工藝得到了普及，其中 90nm 是指刻蝕間距， 300nm 是指硅晶圓的的直徑。 CPLD 器件的發(fā)展體現(xiàn)在工藝、密度、系統(tǒng)、高速度等幾個方面。 xx 大學畢業(yè)設計 (論文 ) 3 （ 1）工藝，目前的 CPLD 有 6 層金屬層、 CMOS 的制造工藝也向著 發(fā)展 ； （ 2）高密度，目前的有的 CPLD 門數(shù)已經(jīng)超過了 400 萬 ； （ 3）系統(tǒng)，低電壓的發(fā)展可以更好的節(jié)能，也更利于系統(tǒng)的穩(wěn)定運行，目前 的電壓已經(jīng)采用 ， 和 5V 的兼容模式； （ 4）高速度，目前的速度已經(jīng)達到 200MHz。 總而言之， CPLD 的發(fā)展越來越成熟，更多高集成度的器件被制造出來，同時速度、功能也不斷被刷新。發(fā)展前景十分良好。 本課題使用的 CPLD 本課題使用的 CPLD 由東南大學與 Alter 聯(lián)合實驗室及培訓中心聯(lián)合研制。該 CPLD 簡單易操作，功能多樣，包含串口通信、液晶顯示屏、蜂鳴器出聲等，并且其中的資源也很豐富。本 CPLD 平臺入門簡單，即可進行專業(yè)開發(fā)，亦可用于平常的教學環(huán)節(jié)，避免了操作的門檻，可專注邏輯器件 的使用，編程語言的再造，提高了學生的學習拓展能力。 該 CPLD 由開發(fā)板母板、下載電纜、連接線、配套光盤、并口延長線（選配）及串口連接線（選配）等組成。 該 CPLD 開發(fā)母板主要由主控芯片 EPM1270T144C MAX232 芯片 、 16*2 字符液晶模塊、 LM317 穩(wěn)壓芯片 、 LM386 運算放大器 、雙七段數(shù)碼管、蜂鳴器、擴展接口、 JTAG 下載口、串行接口、 LED 燈 、 8 位撥動開關(guān)及按鍵等組成，其實物圖如圖 51 所示。該 CPLD 開發(fā)母板按功能共分為電源、串口（ RS232 接口）、 USB 接口、液晶顯示、 LED 燈、七段數(shù)碼管顯示、下載口、主芯片、擴展口、蜂鳴器、撥動開關(guān)、按鈕等十二個部分， 各部分功能在板上的布局 如圖 11，圖 12 所示。 圖 11 CPLD 開發(fā)板母板實物圖 xx 大學畢業(yè)設計 (論文 ) 4 圖 12 CPLD 開發(fā)板各部分功能在板上的布局 目前的軟件很大部分采用 EDA 技術(shù)， EDA 技術(shù)以計算機作為工具，再輔以硬件語言VHDL 實現(xiàn)內(nèi)部電路的設計。利用 EDA 技術(shù)，可以自動完成編譯、布局、仿真等功能，由于CPLD 器件內(nèi)部門數(shù)達到上百萬，因此可以滿足各種電路的設計和功能實現(xiàn)。 采用 CPLD 工具對于開發(fā)者起到了很大的便利，首先其編程的方式較為簡單， 硬件語言類似 C++等高級語言，入門簡單。其次，現(xiàn)在的 CPLD 器件響應快，可靠性高。再者，由于設計標準化，使得設計成果有很高的移植性，從而使后繼開發(fā)者更加方便。 但是 CPLD 也有缺陷，其內(nèi)部線路的長短造成的延時會導致最終結(jié)果與設計方案預期造成誤差。雖然測頻的原理不斷改進，技術(shù)日趨完善，但是 EDA 技術(shù)仍要不斷發(fā)展來滿足日益先進的測頻技術(shù)。 利用本方法進行高精度測頻，硬件部分需要用到 CPLD 器件， CPLD 結(jié)構(gòu)簡單，制造成本低，穩(wěn)定性好，性能優(yōu)良，滿足了測頻的要求。軟件部分則需要用到 VHDL 硬件描述語言和 Quartus Ⅱ，為軟硬結(jié)合創(chuàng)造了平臺。 課題研究內(nèi)容及章節(jié)安排 本課題研究的主要內(nèi)容是基于 CPLD 的 DDS 技術(shù)產(chǎn)生正弦波，方波和三角波，并且同時控制液晶 ，將 DDS 產(chǎn)生的數(shù)字信號通過數(shù)模轉(zhuǎn)換芯片 AD7339 轉(zhuǎn)換成模擬信號，再進行濾波，產(chǎn)生波形在示波器上進行顯示。該系統(tǒng)主要由硬件和軟件兩部分構(gòu)成其中軟件是該課題的核心 。該設計的硬件設計部分主要包括數(shù)模轉(zhuǎn)化、電源、濾波。 軟件部分主要包括液晶驅(qū)xx 大學畢業(yè)設計 (論文 ) 5 動模塊，數(shù)據(jù)處理模塊，相位累加模塊，正弦 ROM 表模塊，幅值變換模塊以及數(shù)模轉(zhuǎn)換等模塊，利用這些模塊生成 正弦波 ，通過判斷相位 地址的高兩位產(chǎn)生對應頻率的方波信號，通過相位地址的低 8 位作為幅值，高 2 位作為幅值變換依據(jù)產(chǎn)生三角波信號。 本文的章節(jié)安排： 第一章主要論述了課題研究的背景和意義，以及 CPLD 的簡介。 第 二 章 首先介紹了 DDS 的基本原理，在此基礎上對 DDS 的基本結(jié)構(gòu)進行了總體描述，接著對 DDS 的核心部分進行了細致分析，并給出實驗參數(shù)計算的簡介。在本章最后，比較詳盡的敘述了 DDS 這項技術(shù)的優(yōu)點 第三章 首先展示了系統(tǒng)的整體設計電路。然后分層次的介紹了系統(tǒng)的外部電路和內(nèi)部模塊電路以及各個模塊的工作情況，在 VHDL 語言編 程的基礎上展示了各個模塊的設計方法以及封裝后的模塊圖 。 第 四 章 對 實驗結(jié)果的展示，對部分模塊的仿真波形做了簡單的介紹，并對實驗產(chǎn)生的正弦波、三角波以及方波進行測試，使得輸出波形的頻率在液晶上顯示，而輸出的波形在示波器上得到顯示。 第五章主要對整篇文章進行總結(jié)以及對所需要的改進進行展望。 xx 大學畢業(yè)設計 (論文 ) 6 第二章 DDS 技術(shù)的基本原理及特點分析 工作原理 DDS 就是 直接數(shù)字頻率合成技術(shù)，這 是一項基于相位的概念并在此基礎之上進行信號的結(jié)構(gòu)與合成規(guī)則的研究的技術(shù)。假如以正弦波為 例，盡管它的幅度變化是非線性的，但是它的相位卻可以線性變化。 DDS 恰好就是利用了該技術(shù)的這個特點來生成正弦信號 [4]。 DDS 系統(tǒng)的核心是相位累加器，它由一個累加器和一個 N 位相位寄存器組成。每來一個時鐘脈沖，相位寄存器的輸出與相位控制字相加，其結(jié)果作為正（余）弦查找表的地址。正（余）弦查找表由 ROM 構(gòu)成，內(nèi)部存有一個完整周期正弦波的數(shù)字幅值信息，每個查找表的地址對應正弦波中的 0360。 范圍的一個相位點。查找表把輸?shù)牡刂沸畔⒂成涑烧ㄓ啵┫也ǚ刃盘枺瑫r輸出到數(shù)模轉(zhuǎn)換器（ DAC）的輸入端， DAC 輸出的模 擬信號經(jīng)過低通濾波器，可得到一個頻譜純凈的正（余）弦波。 相位累加器在基準時鐘的作用下，進行線性相位累加，當相位累加器加滿時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這就是 DDS 信號的頻率周期。 基本結(jié)構(gòu) DDS 典型結(jié)構(gòu)包括：相位累加器、波形存儲器和數(shù)模轉(zhuǎn)換器及低通濾波器，相位累加器的兩含有頻率控制字 K 和參考時鐘 fc 兩個輸入端。 圖 31 DDS 系統(tǒng)圖 相位累加器 相位累加器在 DDS 中所能起到的作用和一個簡單的加法器相同，系統(tǒng)出現(xiàn)一個時鐘脈沖時，加法器就會把頻率控制字和累加相位數(shù)據(jù)相加，這些累加相位數(shù)據(jù)來自相位寄存器。然后再把得到的數(shù)據(jù)結(jié)果回送相位累加器的數(shù)據(jù)輸入端，以使累加器在下個時鐘到來的時候重復以上的操作，最終使系統(tǒng)在穩(wěn)定的參考時鐘下完成相位的累加。 當相位累加器累加滿量程時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，此溢fc 相位累 加器 k 波形存儲器 fo D/A 轉(zhuǎn)換器 低通濾波器 xx 大學畢業(yè)設計 (論文 ) 7 出頻率等同于 DDS 的合成信號頻率。相位累加器是是 DDS 最基本的組成部分，相位累加器的位數(shù) N 與時鐘頻率 fclk 共同決定 DDS 輸出頻率的精度，相位累加器位數(shù)越高，相位的分辨率 Δψ=1/2N 也就越高，輸出波形的精度也就越高，但同時消耗的硬件資源也呈指數(shù)形式上升。假設初始相位 θ，頻率控制字為 K，即當出現(xiàn)一個時鐘脈沖，相位累加器就加 K，經(jīng)過 n 個時鐘脈沖，相位 ψ 滿足 : ψ =n*k+θ () 由式 ()得知，相位 ψ 與 n 滿足斜率為 K 的線性關(guān)系 。 ROM 表設計 波形存儲器也叫做正弦查找表， DDS 查找表 ROM 中存儲的數(shù)據(jù)是二進制表示的正弦波幅值，相位累加器經(jīng)過計算輸出的數(shù)據(jù)，可以用來作為波形存儲器 (ROM)的相位取樣地址，這樣就可 把 二進制編碼的波形抽樣值經(jīng)查找表查出，最終可以成功的把這些相位值轉(zhuǎn)化為幅度值。 本設計中的 ROM 表是基于 CPLD 的硬件資源設計的，通過 MATLAB 生成 MIF 文件植入到 FPGA 的 ROM 表中 。假設 ROM 表共存儲 2N 個數(shù)據(jù)，每一個數(shù)據(jù)由 L 個比特， 則 ROM 表所占用的內(nèi)存資源為 2N L。相位累加器的位數(shù)為 N 位，如果把 2π 的相位分為 2N 等分， 全部作為地址存入 ROM 表中，則隨著相位累加器的位數(shù) N 的增加，所需要的 CPLD 硬件資源會呈 2 的冪次方形式增長，而一般 DDS 中的相位累加器位數(shù) N 比較大，這將大大降低 FPGA 的資源利用率，提高成本，功耗大、查找速度慢等問題也隨之產(chǎn)生。 數(shù)模轉(zhuǎn)換器 D/A 轉(zhuǎn)換器的作用是將得到的數(shù)字量形式的正弦波幅度信號，而這些信號儲存在 ROM表中，然后將這些信號轉(zhuǎn)換為所要求的正弦信號而這些信號都是階梯形狀，這些正弦階梯信號就是模擬量。本實驗使用的 D/A 轉(zhuǎn)換器的分辨率應與 DDS 輸出的數(shù)字量位數(shù)量一致，D/A 轉(zhuǎn)換器的位數(shù)越高，分辨率也就越高，與此同時合成的模擬信號的精度就會隨之一起變高。并且， D/A 轉(zhuǎn)換器的工作時所利用到時鐘在原理上應該與 DDS 的相位累加器所使用的的工作時鐘保持一致或者比其更快。這樣保證了一個量化值輸出能夠及時的轉(zhuǎn)換為相應的模擬信號。 低通濾波器 低通濾波器是用來把數(shù)模轉(zhuǎn)換輸出的階梯波形變成相對平滑的波形，并且過濾掉 D/A 轉(zhuǎn)換輸出的沒有用的信號頻譜，從而使得到的輸出相對比較純凈模擬正弦波。通過對 D/A 轉(zhuǎn)xx 大學畢業(yè)設計 (論文 ) 8 換器的輸出信號進行頻譜分析，可以了解到 頻譜分量除了含有主頻 fo，還應該包含在 nfc177。fo， n=1， 2， 3...處相應的頻率信號分量。 DDS 參數(shù)計算 在時鐘 fclk 的作用下，頻率控制字 K 在相位累加器的作用下進行累加并且這種累加方式是線性的，在相位累加器一直累加的過程中，如果其積滿量時就會產(chǎn)生一次溢出， DDS 輸出的信號頻率就是由累加器的溢出頻率來決定的 。信號頻率滿足以下關(guān)系式： f = 2*Nkfc () 變量 K 被稱為相位增量，也就是頻率控制字，當 K=1 時， DDS 輸出最低頻率即頻率 分辨率為： fmin =2Nfc () 由此可見， DDS 信號的頻率分辨率是由 N 決定的，頻率控制字 K 決定了 DDS 信號 的輸出頻率。 DDS 的最大輸出頻率由 Nyquist 采樣定理決定，即 fc/2，也就是說 K 的最大 值為 2N1[10]。 DDS 最高合成頻率理論上為 fmax=fc/2 () DDS 技術(shù)特點 DDS 技術(shù)中內(nèi)部的 ROM 表所能儲存的容量以及系統(tǒng)的時鐘信號決定了該項技術(shù)的分辨率，若設 K=1，可得分辨率? min=?c/2N，如今特定的 DDS 芯片已經(jīng)可以達到 48 位，這種芯片的分辨率 可以達到令人驚訝的 μHZ 的級別。 只要該系統(tǒng)使用的頻率來源非常高的話，那么系統(tǒng)的信號輸出頻率的范圍就會相當?shù)膶挕? 因為 DDS 工作在開環(huán)系統(tǒng)中，并且不帶有反饋控制，所以頻率的生成時間與切換時間迅速，同時與系統(tǒng)的頻率分辨率和頻率純度相互分離，無任何影響。如果濾波器擁有非常寬的濾波帶寬，那么 DDS 頻率相互轉(zhuǎn)換時間可以達到 ns 級別。 經(jīng)過對 DDS 原理