【正文】 置的寬度為 Tpr 的脈沖。 COUNT1 和 COUNT2 是兩個(gè)可控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號從 COUNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測信號從 COUNT2 的時(shí)鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測量頻率為Fx。當(dāng)門控信號為高電平時(shí)，被測信號的上沿通過 D 觸發(fā)器的 Q 端同時(shí)啟動計(jì)數(shù)器COUNT1 和 COUNT2。對被測信號 Fx 和標(biāo)準(zhǔn)頻率信號 Fs 同時(shí)計(jì)數(shù)。當(dāng)門控信號為低電平時(shí)，隨后而至的被測信號的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次門控時(shí)間Tpr中對被測信號計(jì)數(shù)值為Nx。對標(biāo)準(zhǔn)頻率信號的計(jì)數(shù)值為Ns。則:Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測頻率的門寬時(shí)間Tpr完全相同)就可以得到被測信號的頻率值為:Fx=(Fs/Ns)*Nx 圖 23 等精度測頻原理示意圖 The schematic diagram of equal precision for frequency theory誤差分析如下:在一次測量中，由于Fx計(jì)數(shù)的起停時(shí)間都是由該信號的上升沿觸發(fā)的，在Tpr時(shí)間內(nèi)對Fx的計(jì)數(shù)Nx無誤差；在此時(shí)間內(nèi)Fs的計(jì)數(shù)Ns最多相差一個(gè)脈沖，即|△et|≤1，則下式成立:Fx/Nx=Fs/NsFxe/Nx=Fs/(Ns+△et)所以有:Fx= (Fs/Ns) *NxFxe=[Fs/(Ns+ △et)]*Nx根據(jù)相對誤差公式有:△Fxe/Fxe=lFxeFxl/Fxe代入整理得:△Fxe/Fxe=I△et|/Ns又因?yàn)?|△et |≤1所以: |△et |/NS≤1/Ns即: |﹠|=△Fxe/Fxe≤1/ Ns其中:Ns=Tpr*Fs由以上推導(dǎo)結(jié)果可得出下面結(jié)論:(1)相對測量誤差與頻率無關(guān)。(2)增大 Tpr或提高Fs，可以增大Ns，減少測量誤差，提高測量精度。(3)標(biāo)準(zhǔn)頻率誤差為△Fs/Fs，由于晶體的穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。(4)等精度測頻方法測量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)。在預(yù)置門時(shí)一間和常規(guī)測頻閘門時(shí)間相同而被測信號頻率不同的情況下，等精度測量法的測量精度在整個(gè)測量范圍內(nèi)保持恒定不變，而常規(guī)的直接測頻法 (在低頻時(shí)用測周法，高頻時(shí)用測頻法)，其精度會隨著被測信號頻率的下降而下降。 方案設(shè)計(jì)設(shè)計(jì)中提出兩種方案分別是以單片機(jī)AT89C51單獨(dú)作為系統(tǒng)的核心單元以及CPLD和單片機(jī)相結(jié)合的系統(tǒng)。 基于單片機(jī)的方案采用單片機(jī)AT89C51作為系統(tǒng)控制核心單元，輔以適當(dāng)?shù)能?、硬件資源完成以單片機(jī)為核心的等精度頻率計(jì)的軟硬件設(shè)計(jì)及系統(tǒng)實(shí)現(xiàn)。系統(tǒng)框圖如圖24所示。圖24 基于單片機(jī)的頻率測量計(jì)組成框圖 block diagram of frequency measurement based on SCM前置放大器完成信號放大、電平平移的任務(wù)，被側(cè)的交流信號D被放大、平移成脈沖直流信號E,再經(jīng)74HC14施密特反相器整形成矩形脈沖。與74LS08作為計(jì)數(shù)閘門，方波信號被送到與門的一個(gè)輸入端，與門的另一個(gè)輸入端連接1S門控信號，實(shí)際制作中連接單片機(jī)AT89C51的一個(gè)端口（）。，低電平時(shí)閘門關(guān)閉。閘門開時(shí)，矩形脈沖送到74LS393進(jìn)行計(jì)數(shù)。74LS393是雙4位器，在這里接成級聯(lián)方式，組成一個(gè)8為二進(jìn)制計(jì)數(shù)器，同時(shí)也分頻比為256的分頻器。采用74LS393的理由是：AT89C51內(nèi)有2個(gè)16位的二進(jìn)制計(jì)數(shù)器，一個(gè)用作計(jì)數(shù)器，另一個(gè)用作定時(shí)器。16位二進(jìn)制的最大計(jì)數(shù)值為2 1=65535,不能滿足精確測16量的要求，雖然可以通過軟件技術(shù)的方法來提高分辨率，但是AT89C51內(nèi)置計(jì)數(shù)器的計(jì)數(shù)速率受500KHZ(24MHZ)的限制，所以意義不大。74LS393的最大計(jì)數(shù)速率可達(dá)50MHZ，與AT89C51組成24位的計(jì)數(shù)器，其最大計(jì)數(shù)值我為2 =16777215，分辨率大大提高。本電路24中沒有采用十進(jìn)制計(jì)數(shù)，應(yīng)為AT89C51內(nèi)置計(jì)數(shù)器只能進(jìn)行二進(jìn)制加法計(jì)數(shù)，計(jì)算結(jié)束后再進(jìn)行十進(jìn)制運(yùn)算，然后將結(jié)果送到顯示緩沖區(qū)進(jìn)行顯示。 基于CPLD/FPGA和單片機(jī)相結(jié)合的方案在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測頻速度較慢，無法滿足高速、高精度的要求。采用高集成度、高精度的CPLD為實(shí)現(xiàn)高速、高精度的測頻提供了保證。圖25 基于CPLD和單片機(jī)的頻率測量計(jì)的組成框圖 The block diagram of frequency measurement based on CPLD and SCMCPLD是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的大規(guī)?？删幊踢壿嬈骷?，隨著EDA（電子設(shè)計(jì)自動化）技術(shù)和微電子技術(shù)的進(jìn)步，CPLD的時(shí)鐘延遲可達(dá)ns級，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景；并且CPLD和FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，具有可編程型和實(shí)現(xiàn)方案容易改動的特點(diǎn)，有利于產(chǎn)品的研制和升級。采用單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測試信號控制、數(shù)據(jù)運(yùn)算和控制數(shù)碼管的顯示輸出等。一塊復(fù)雜的可編程邏輯器件CPLD（Complex Programmable Logic Device）芯片完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。系統(tǒng)組成原理框圖如圖25所示。由一片CPLD完成各種測試功能，對標(biāo)準(zhǔn)頻率和被測信號進(jìn)行計(jì)數(shù)。單片機(jī)對整個(gè)測試系統(tǒng)進(jìn)行控制，包括對CPLD測量過程的控制、測量結(jié)果數(shù)據(jù)的處理、鍵控制信號的讀入與處理；最后將測量結(jié)果送LED顯示。被測信號整形主要對被測信號限幅、放大、在經(jīng)過整形后送入CPLD。CPLD的標(biāo)準(zhǔn)測試頻率為40MHZ。單片機(jī)由外接12MHZ標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。 方案論證與選擇基于單片機(jī)的頻率測量計(jì)設(shè)計(jì)方案主要是以單片機(jī)為基礎(chǔ)，原理簡單，但由于自身精度問題，測量的范圍小?；贑PLD和單片機(jī)結(jié)合的頻率測量設(shè)計(jì)方案主要是以單片機(jī)作為系統(tǒng)的主控部件，CPLD完成過種時(shí)序邏輯控制、計(jì)數(shù)功能。較好的利用了CPLD的高精度、高速等方面的有點(diǎn)。根據(jù)設(shè)計(jì)要求，測頻范圍為0100MHZ,單片機(jī)達(dá)不到此要求，故采用方案二—基于CPLD/FPGA和單片機(jī)的頻率測量計(jì)。3 單元模塊設(shè)計(jì) 系統(tǒng)組成 系統(tǒng)組成框圖如圖31所示，由一片CPLD完成各種測試功能，對標(biāo)準(zhǔn)頻率和被測信號進(jìn)行計(jì)數(shù)。單片機(jī)對整個(gè)測試系統(tǒng)進(jìn)行控制，包括對鍵盤信號的讀入與處理；對CPLD測量過程的控制、測量結(jié)果數(shù)據(jù)的處理；最后將測量結(jié)果送LED顯示輸出。被測信號整形電路主要對被測信號進(jìn)行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。用40MHZ的有源晶振作為CPLD的測試標(biāo)準(zhǔn)頻率。電源部分采用220V交流電經(jīng)變壓、濾波、穩(wěn)壓后得到5V電壓供整個(gè)系統(tǒng)使用。單片機(jī)由外接12MHZ標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。圖31 系統(tǒng)原理框圖 schematic block diagram of systerm其核心部分為單片機(jī)和可編程芯片CPLD。所有信號包括基準(zhǔn)頻率信號、被測信號以及自校輸入信號均可在AT89C51單片機(jī)的控制下送入CPLD芯片中，單片機(jī)將每次測試結(jié)果讀入內(nèi)存RAM中，經(jīng)運(yùn)算處理后，以十進(jìn)制的形式送到8位數(shù)碼管顯示電路顯示。鍵盤控制命令通過一片74LS165并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)開始功能、預(yù)置門時(shí)間控制功能等。 鍵控制模塊 串行輸出移位寄存器（74LS165）74L165 是并行輸入，串行輸出移位寄存器。80C51 單片機(jī)內(nèi)部的串行口在方式 0 工作狀態(tài)下,使用移位寄存器芯片可以擴(kuò)展一個(gè)或多個(gè) 8 位并行 I/O 口。 　　其引腳如圖所示：A,B,C,D,E,F,G,H 并行輸入端。 QH 串行輸出端。CLOCK：時(shí)鐘輸入端。 　　CLOCK INHIBIT：時(shí)鐘禁止端。當(dāng)時(shí)鐘禁止端 CLK2 為低電平時(shí)，充許時(shí)鐘輸入。 　　SHIFT/LOAD：移位與置位控制端。SER：擴(kuò)展多個(gè) 74LS165 的首尾連接端。 　　74LS165 引腳定義 ： 圖 32 74LS165 引腳定義圖 Pins definition figure of 74LS165圖 33 74LS165 引腳封裝圖 Pins encapsulation figure of 74LS16574LS165 邏輯表 ：圖34 74LS165 邏輯真值表 Logic Truth Table of 74LS165 鍵盤電路圖35為按鍵接口電路，因?yàn)榘存I數(shù)量較少，所以采用獨(dú)立式按鍵結(jié)構(gòu)。HGFEABCD74LS165Q HC L KS / Lamp。amp。( R X D ) P 3 . 0( T X D ) P 3 . 1P 3 . 5P 3 . 2AT69C511 01 11 21 5V C C3 K ? 4K 1 K 2 K 3 K 47 4 L S 0 87 4 L S 0 8C L K I N H1 51291 11 21 31 43456圖 35 鍵盤控制電路 Controlling circuit of keyboard每個(gè)按鍵各接一根輸入線，從而使一根線上按鍵的工作狀態(tài)不會影響其它線上的工作狀態(tài)。4 個(gè)按鍵通過一片并入串出的 74LS165 接入單片機(jī)，單片機(jī)的 P3. 0 口為串行數(shù)據(jù)輸入線，P3. 1 口提供 741LS165 移位所需的時(shí)鐘信號，P3. 2 口控制 74LS165 的并行置入和串行移位信號線。P3. 5 為信號封所線，防止按鍵按下時(shí)的強(qiáng)電流對顯示造成影響。按鍵的消抖用軟件延時(shí)的方法實(shí)現(xiàn)。4 鍵分別為開始功能鍵和 秒、1 秒、10 秒三個(gè)時(shí)間鍵。74LS165 的 4 個(gè) I/O 口通過 3K 的電阻接高電平，當(dāng)掃描到某一位為低電平時(shí)表示有按鍵按下。 顯示模塊 顯示電路設(shè)計(jì)測試結(jié)果輸出顯示模塊如圖 36 所示。8 位 8 段 LED 采用共陽極接法，顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度較高，而且顯示狀態(tài)穩(wěn)定。根據(jù)實(shí)際亮度需求每段LED 接 5K 的限流電阻。AT89C51 的 P3. 0 口為數(shù)據(jù)輸出線，數(shù)據(jù)經(jīng) 8 片串入并出74LS164 以串行方式送入 LED(數(shù)據(jù)從最右端串行移入)，每片 74LS164 驅(qū)動一只LED。P3. 1 為串行移位時(shí)鐘線。P3. 4 為數(shù)據(jù)封鎖線。在單片機(jī)應(yīng)用系統(tǒng)中，顯示器顯示常用兩種方法：靜態(tài)顯示和動態(tài)掃描顯示。所謂靜態(tài)顯示，就是每一個(gè)顯示器都要占用單獨(dú)的具有鎖存功能的 I/O 接口用于筆劃段字形代碼。這樣單片機(jī)只要把要顯示的字形代碼發(fā)送到接口電路，就不用管它了，直到要顯示新的數(shù)據(jù)時(shí)，再發(fā)送新的字形碼，因此，使用這種方法單片機(jī)中 CPU 的開銷小。A T 8 9 C 5 1P 3 . 0 ( R X D )P 3 . 1 ( T X D )P 3 . 4QhQgQfQeQdQcQbQaBACLKCLRabcgfed5 k Ω 8V c c9 8 1 23 4 5 610111213QhQgQfQeQdQcQbQaBACLKCLRabcgfed5 k Ω 8V c c9 8 1 23 4 5 610111213QhQgQfQeQdQcQbQaBACLKCLRabcgfed5 k Ω 8V c c9 8 1 23 4 5 610111213amp。amp。V c c圖 36 顯示電路 Display circuitAT89C51 單片機(jī)串行口方式 0 為移位寄存器方式，外接 8 片 74LS164 作為 8 位 LED 顯示器的靜態(tài)顯示接口，把 AT89C51 的 RXD 作為數(shù)據(jù)輸出線，TXD 作為移位時(shí)鐘脈沖。74LS164 為 TTL 單向 8 位移位寄存器，可實(shí)現(xiàn)串行輸入，并行輸出。其中 A、B（第 2腳）為串行數(shù)據(jù)輸入端，2 個(gè)引腳按邏輯與運(yùn)算規(guī)律輸入信號，共一個(gè)輸入信號時(shí)可并接。CLK（第 8 腳）為時(shí)鐘輸入端，可連接到串行口的 TXD 端。每一個(gè)時(shí)鐘信號的上升沿加到CLK 端時(shí)，移位寄存器移一位，8 個(gè)時(shí)鐘脈沖過后，8 位二進(jìn)制數(shù)全部移入 74LS164 中。（第 9 腳）為復(fù)位端，當(dāng) =0 時(shí)，移位寄存器各位復(fù) 0，只有當(dāng) =1 時(shí)，時(shí)鐘CLRCLRCLR脈沖才起作用。Q1…Q8（第 36 和 1013 引腳）并行輸出端分別接 LED 顯示器的dga 各段對應(yīng)的引腳上。在給出了 8 個(gè)脈沖后，最先進(jìn)入 74LS164 的第一個(gè)數(shù)據(jù)到達(dá)了最高位，然后再來一個(gè)脈沖會有什么發(fā)生呢？再來一個(gè)脈沖，第一個(gè)脈沖就會從最高位移出，搞清了這一點(diǎn)，下面讓我們來看電路，8 片 7LS164 首尾相串，而時(shí)鐘端則接在一起，這樣，當(dāng)輸入 8 個(gè)脈沖時(shí)，從單片機(jī) R