【正文】 在進行，將STB_O置高表示第一次寫操作開始。 在時鐘上升沿1，從設備檢測到主設備的寫操作，將DAT_I()采樣，并置高ACK_O。 在時鐘上升沿2，主設備檢測到ACK_I為高，知道第一次傳輸順利完成，由于數(shù)據(jù)沒有準備好，于是將STB_O置低表示插入等待周期。 在等待周期，從設備知道地址不變突發(fā)寫操作仍然在進行，因此一直將ACK_O置高。但是此時主設備和從設備知道沒有真正的傳輸發(fā)生。 在時鐘上升沿3，主設備已經將新的數(shù)據(jù)準備好，于是將STB_O置高表示第二次寫操作開始，并更新DAT_O()。 在時鐘上升沿4，從設備檢測到主設備的寫操作，將DAT_I()采樣。同時從設備發(fā)現(xiàn)沒有足夠的空間存儲數(shù)據(jù)或者由于其他原因不能及時接收新的數(shù)據(jù)，于是將ACK_O置低插入等待周期。主設備檢測到ACK_I為高，于是發(fā)起第三次操作，更新DAT_O()。 在時鐘上升沿5，從設備發(fā)現(xiàn)可以繼續(xù)接收數(shù)據(jù)，于是將DAT_I()采樣并將ACK_O置高。 在時鐘上升沿6，主設備檢測到ACK_I為高，于是發(fā)起第四次操作，更新DAT_O()，同時將CTI_O置為3’b111表示本次操作為最后一次操作。 在時鐘上升沿7，從設備將DAT_I()采樣，并根據(jù)CTI_O為3’b111知道本次地址不變突發(fā)寫操作完成，于是將ACK_O置低。 地址增加突發(fā) 地址不變突發(fā)是一個總線周期，在這個總線周期中完成多次操作，但是地址遞增的。地址的單位增加值取決于數(shù)據(jù)總線的寬度和粒度。對于粒度為8比特的數(shù)據(jù)總線，當數(shù)據(jù)總線寬度為8，地址每次增加1；當數(shù)據(jù)總線寬度為16，地址每次增加2；當數(shù)據(jù)總線寬度為32，地址每次增加4。地址增加的方式又分為線性增加和折疊增加。在線性增加中，新的地址總是比舊的地址大一個單位增加值。在折疊增加中，新的地址的獲得方式為：在舊的地址加一個單位增加值，其后再將地址與折疊尺寸異或。常見的折疊尺寸為4和8，因此Wishbone標準中明確定義了支持疊4和疊8操作，示例如表4所示。折疊操作常見于處理器緩存的讀寫。典型的SDRAM都支持折疊操作。 表4 地址增加方式 起始地址得最低若干比特線性 疊4 疊8 000 01234567 01234567 01234567 001 12345678 12305674 12345670 010 23456789 23016745 23456701 011 3456789A 30127456 34567012 100 456789AB 456789AB 45670123 101 56789ABC 56749AB8 56701234 110 6789ABCD 6745AB89 67012345 111 789ABCDE 7456B89A 70123456 主設備將CTI()置為3’b010表示地址增加突發(fā)操作，若主設備在時鐘的某一個上升沿將CTI()置為3’b010，必須同時將BTE_O()置為合適的值，以通知從設備地址的增加方式，且下一個周期的傳輸必須與本周期相同，SEL_O()信號也不能改變。 圖20給出了一個數(shù)據(jù)總線為32位粒度為8的疊4地址增加突發(fā)讀操作示例。主設備和從設備之間一共進行了4次傳輸。 在時鐘上升沿0，主設備將地址信號ADR_O()放到總線上，將WE_O置為低表示讀操作，將CTI()置為3’b010表示地址增加突發(fā)操作，將BTE_O()置為2’b01表示疊4操作，將適當?shù)腟EL_O()信號置高通知從設備將數(shù)據(jù)放在數(shù)據(jù)總線的適當位置，將CYC_O置高表示操作正在進行，將STB_O置高表示第一次傳輸開始。從設備根據(jù)ADI_O()準備所需數(shù)據(jù)。 在時鐘上升沿1，從設備檢測到主設備的讀操作，將數(shù)據(jù)放到DAT_O()，同時置高ACK_O。從設備此時根據(jù)CTI()和BTE_O()知道下次主設備操作的地址，并前根據(jù)該地址準備第二次操作數(shù)據(jù)。 在時鐘上升沿2，主設備檢測到ACK_I為高，將DAT_I()采樣完成第一次操作，并發(fā)起第二次操作。從設備獲得第二次操作的數(shù)據(jù)并將其放到DAT_O()并開始準備第三次操作的數(shù)據(jù)。 在時鐘上升沿3，主設備檢測到ACK_I為高，將DAT_I()采樣完成第二次操作，并發(fā)起第三次操作。從設備獲得第三次操作的數(shù)據(jù)并將其放到DAT_O()并開始準備第四次操作的數(shù)據(jù)。 在時鐘上升沿4，主設備檢測到ACK_I為高，將DAT_I()采樣完成第三次操作，并發(fā)起第四次操作，并將CTI()置為3’b111表示本次地址增加突發(fā)操作即將結束。從設備獲得第四次操作的數(shù)據(jù)并將其放到DAT_O()并開始準備第五次操作的數(shù)據(jù)。 在時鐘上升沿5，主設備檢測到ACK_I為高，將DAT_I()采樣完成第四次操作。從設備檢測到CTI()為3’b111，剛剛獲取的為第五次操作準備的數(shù)據(jù)被拋棄。 圖20 數(shù)據(jù)總線為32位粒度為8的疊4地址增加突發(fā)操作示例七、Wishbone規(guī)范對IP文檔的要求 為了簡化設計復用，Wishbone規(guī)范要求遵守Wishbone規(guī)范的IP必須同時給出Wishbone規(guī)范要求的文檔。文檔的作用是幫助用戶理解該IP的操作以及如何將該IP核與其他IP互聯(lián)。 遵守Wishbone規(guī)范的IP的文檔中必須寫明： 該IP所遵守的Wishbone規(guī)范的版本。 接口的類型：主設備接口還是從設備接口。 接口的信號名。如果信號名與規(guī)范中定義的信號名不同，必須給出對照表。 如果主設備支持RTY_I/ERR_I，必須給出當RTY_I/ERR_I有效時，主設備是如何響應的；如果從設備支持RTY_O/ERR_O，必須給出從設備在什么條件下才能置高RTY_O/ERR_O。 如果接口支持標簽，必須給出標簽名字、類型和標簽的使用方法。 接口的數(shù)據(jù)總線粒度、寬度，地址總線寬度。 數(shù)據(jù)組織方式是大端還是小端。 數(shù)據(jù)的傳輸順序，如果不規(guī)定接口的數(shù)據(jù)傳輸順序，該項為未定義。 對CLK_I的要求，包括對頻率的要求、對邊沿的要求，對門控時鐘的要求。 八、Wishbone從設備接口示例 一個8比特從設備 前文曾經指出，Wishbone總線規(guī)范是輕量級(Lightweight)規(guī)范，它實現(xiàn)起來非常簡單緊湊，接口需要的互聯(lián)邏輯非常少。這里給出一個Wishbone從設備的一個例子，如圖21所示。該從設備由一個與門和8個D觸發(fā)器構成。在寫周期，當STB_I和WE_I同時有效，數(shù)據(jù)DAT_I[7:0]在時鐘CLK_I的上升沿被寫到觸發(fā)器中。 圖21 一個簡單的Wishbone從設備該從設備的RTL代碼如下： module slave8bit(input CLK_I, //這里使用了Verilog 2001語法 input RST_I, input [7:0] DAT_I, input STB_I,input WE_I, output reg[7:0] DAT_O,output ACK_O)。always @(posedge CLK_I or posedge RST_I ) begin if(RST_I) begin DAT_O=839。h00。 end else if(STB_Iamp。WE_I)begin DAT_O=DAT_I。 endendassign ACK_O=STB_I。endmodule該從設備的Wishbone文檔如表5。 表5　從設備的Wishbone文檔描述規(guī)范功能8比特從設備支持的總線周期類型從設備讀寫從設備塊讀寫從設備RMW操作數(shù)據(jù)端口寬度數(shù)據(jù)端口粒度數(shù)據(jù)端口最大操作數(shù)尺寸數(shù)據(jù)傳輸順序888大端或者小端支持的信號及其對應WISHBONE信號列表align=center信號名WISHBONE等效ACK_OACK_OCLK_ICLK_IDAT_I[7:0]DAT_I()DAT_O[7:0]DAT_O()RST_IRST_ISTB_ISTB_IWE_IWE_I 一個32比特RTL級隨機數(shù)生成器從設備 下面我們舉一個實用一點的例子，一個隨機數(shù)生成器。隨機數(shù)生成理論和隨機數(shù)生成器模塊的RTL代碼見附錄2。該模塊端口定義如下： module rng(clk,reset,loadseed_i,seed_i,number_o)。 number_o為隨機數(shù)輸出，當loadseed_I有效時，種子seed_I被送入number_o成為隨機數(shù)的第一個值。 我們的目的是將其包裝成WISHBONE兼容的從模塊,其Verilog RTL代碼如下： //module Rng_wbc(input CLK_I, input RST_I, input [31:0] DAT_I, input STB_I,input WE_I, input [3:0] SEL_I, output [31:0] DAT_O,output ACK_O)。 assign ACK_O=STB_I。 wire loadseed=WE_Iamp。STB_Iamp。(|SEL_I)。 wire [31:0] seed。 assign seed[7:0] =SEL_I[0]?DAT_I[7:0] :839。h00。 assign seed[15:8] =SEL_I[1]?DAT_I[15:8] :839。h00。 assign seed[23:16]=SEL_I[2]?DAT_I[23:16]:839。h00。 assign seed[31:24]=SEL_I[3]?DAT_I[31:24]:839。h00。 wire [31:0] rand_number。 assign DAT_O[7:0] =SEL_I[0]?rand_number[7:0] :839。h00。 assign DAT_O[15:8] =SEL_I[1]?rand_number[15:8] :839。h00。 assign DAT_O[23:16]=SEL_I[2]?rand_number[23:16]:839。h00。 assign DAT_O[31:24]=SEL_I[3]?rand_number[31:24]:839。h00。//隨機數(shù)生成器的莉化 rng unit_rng(.clk(CLK_I),.reset(RST_I),.loadseed_i(loadseed),.seed_i(seed),.number_o(rand_number))。endmodule該從設備的Wishbone文檔如表6。 表6　從設備的Wishbone文檔描述 規(guī)范 功能 隨機數(shù)生成器，32比特從設備支持的總線周期類型 從設備讀寫從設備塊讀寫從設備RMW操作數(shù)據(jù)端口寬度數(shù)據(jù)端口粒度數(shù)據(jù)端口最大操作數(shù)尺寸數(shù)據(jù)傳輸順序32832大端或者小端支持的信號及其對應WISHBONE信號列表align = center 信號名 WISHBONE等效 ACK_O ACK_O CLK_I CLK_I DAT_I[7:0] DAT_I() DAT_O[7:0] DAT_O() RST_I RST_I STB_I STB_I WE_I WE_I SEL_I[3:0] SEL_I() 九、Wishbone對RAM/ROM的支持 WISHBONE與RAM和ROM的互聯(lián) 遵守Wishbone規(guī)范的IP可以與任何類型的RAM和ROM互聯(lián)，只是對于不同的RAM和ROM，接口的復雜度不同，工作效率也不同。Wishbone規(guī)范在設計時更多的考慮了對典型RAM和ROM的高效支持，而這些RAM/ROM在FPGA和ASIC片內是普遍使用的。 Wishbone主設備接口與RAM的連接示例如圖22。典型的同步RAM具有一個時鐘輸入，一個寫使能信號WE，地址信號以及數(shù)據(jù)輸入DIN、數(shù)據(jù)輸出信號DOUT，有時還包括片選信號CE。 圖22的左圖表示RAM寫操作。在時鐘上升沿0，主設備將ADR_O()、DAT_O()置為合適的值，將WE_O置高表示寫操作；在時鐘上升沿1，DAT_O()被寫到ADR_O()對應的RAM位置。圖22的右圖表示RAM讀操作。在時鐘上升沿0，主設備將ADR_O()置為合適的值，將WE_O置低表示讀操作；在時鐘上升沿1，DAT_O()被主設備采樣。 同步寫周期 (b) 異步讀周期圖22 Wishbone主設備接口與同步RAM的連接Wishbone主設備接口與ROM的連接和時序更加簡單，只需要地址輸入ADR()和數(shù)據(jù)輸出DOUT()，時鐘信號都不需要，如圖23所示。 圖23 Wishbone主設備接口與ROM的連接 WISHBONE兼容的RAM和Flash仿真模型 在Or1200的驗證中我們將使用到WISHBONE兼容的RAM和Flash模型，因此，我們在這里給出所使用的RAM和Flash的源碼。 RAM的大小為2M字節(jié)，是實際FPGA或者ASIC RAM如idt71256sa15 SRAM的等效行為模型，其源碼如下： module sram_top ( wb_clk_i, wb_rst_i, wb_dat_i, wb_dat_o, wb_adr_i, wb_