畢業(yè)設(shè)計(jì)-基于eda技術(shù)的fsk調(diào)制與解調(diào)-閱讀頁
2024-12-23 19:32本頁面
【正文】 文 獻(xiàn) [1].樊昌信 .通信原理 [M].北京：國防工業(yè)出版社， 2021： 133－ 145 [2].候伯亨，顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021： 1132. [3].曾繁 泰 .EDA 工程概論 [M]．清華出版社 ,2021. [4].金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021. [5].李景華，杜玉遠(yuǎn) .可 編程邏輯器件與 EDA 技術(shù)［ M］ .沈陽：東北大學(xué)出版社， 2021. [6].張昌凡 .可編程邏輯器件及 VHDL 設(shè)計(jì)技術(shù)［ M］ .廣州：華南理工大學(xué)出版社 ,2021. [7].曾繁泰 ,陳美金 .VHDL 程序設(shè)計(jì)［ M］ .北京：清華大學(xué)出版社， 2021. [8].潘松等 .VHDL 實(shí)用教程［ M］ .成都：電子科技大學(xué)出版社 ,2021. [9].陳華鴻 .移頻鍵控（ FSK）及其最新應(yīng)用 [J].現(xiàn)代計(jì)算機(jī)， 2021(9):3628. [10].金風(fēng)蓮 .VHDL 語言在 EDA 仿真上的應(yīng)用 [J].現(xiàn)代電子技術(shù)， 2021,(197):115122. [11].李端， VHDL 與數(shù)字電路設(shè)計(jì) [J].電氣開關(guān)， 2021,(2):68. [12]. LIU Gaoping， Implementation of FSK Modulator Using SOC Technology [J]. Research and Exploration in Laboratory， 2021,(4):2932. [13]. Zhang Xin. Communication Receiver Based on FSK Modulation[J]. ournal of Northwestern Polytechnical Modulation and Demodulation of 2FSK Based On EDA Technology Wen Qiu Yan Abstract： According to EDA various advantages,the paper mainly talks about the basic 第 11 頁 （ 共 13 頁 ） theory of modulation and demodulation of binary frequency shift keying in the digital munication。EDA technology 。 use 。 use 。 系統(tǒng)時(shí)鐘 start : in std_logic。 基帶信號(hào) y : out std_logic)。 architecture behav of fsk_tiaozhi is signal q1: integer range 0 to 11。 載波信號(hào) f2 的分頻計(jì)數(shù)器 signal f1,f2: std_logic。event and clk=39。 then if start=39。 then q1=0。139。 改變 q1 后面的數(shù)字可以改變載波 f1 的占 空比 elsif q1=11 then f1=39。q1=0。039。 end if。 end process。event and clk=39。 then if start=39。 then q2=0。139。 改變 q2 后面的數(shù)字 可以改變載波 f2 的占空比 elsif q2=1 then f2=39。q2=0。039。 end if。 end process。event and clk=39。 then if x=39。 then y=f1。 當(dāng)輸入的基帶信號(hào) X＝‘ 1’時(shí)，輸出的調(diào)制信號(hào)Y＝ F2 end if。 end process。 （ 2） 2FSK 解調(diào)信號(hào)的 VHDL 程序： library ieee。 use 。 entity fsk_jietiao is port(clk : in std_logic。 同步信號(hào) x : in std_logic。 基帶信號(hào) end fsk_jietiao。 分頻計(jì)數(shù)器 signal xx: std_logic。 計(jì)數(shù)器 begin process(clk) 對(duì)系統(tǒng)時(shí)鐘 進(jìn)行 q 分頻 begin if clk39。139。 在 clk 信號(hào)的上升沿時(shí)， X 信號(hào)對(duì)中間信號(hào) XX 賦值 if start=39。 then q=0。 第 13 頁 （ 共 13 頁 ） else q=q+1。 end if。 process(xx,q) 此進(jìn)程完成 FSK 解調(diào) begin if q=11 then m=0。039。139。 elsif xx39。139。 計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。 end beh
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