【正文】 供信號(hào)，保證電路的時(shí)序正常，確保功能的實(shí)現(xiàn)。 下面介紹有源晶振和無(wú)緣晶振的區(qū)別以及具體實(shí)現(xiàn)電路。 無(wú)源晶振沒(méi)有電壓的問(wèn)題， 信號(hào)電平是可變的，也就是說(shuō)是根據(jù)起振電路來(lái)決定的，同樣的晶振可以適用于多種電壓，可用于多種不同時(shí)鐘信號(hào)電壓要求的 DSP，而且價(jià)格通常也較低。 有源晶振有 4 只引腳，是一個(gè)完整的振蕩器，里面除了石英晶體外，還有晶體管和阻容元件 。 綜上 有源晶振和無(wú)緣晶振的優(yōu)缺點(diǎn)，結(jié)合電路需要。 2. 系統(tǒng)時(shí)鐘產(chǎn)生電路如圖 31： 圖 31 系統(tǒng)時(shí)鐘產(chǎn)生電路 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 9 頁(yè) 電路中用一個(gè)電容和電感構(gòu)成的 PI 型濾波網(wǎng)絡(luò)，輸出端用一個(gè)小阻值的電阻過(guò)濾信號(hào) 。 3. 超聲波信號(hào)源產(chǎn)生電路，如圖 32 所示。 圖 32 150 分頻模塊 其中 clk 為輸入的 6MHz 的系統(tǒng)時(shí)鐘， nrst 為異 步清零信號(hào)， clk_div 為分頻產(chǎn)生40KHz 的超聲波發(fā)射信號(hào)源。 圖 33 分頻輸出波形 功能分析：采用這種利用內(nèi)部時(shí)鐘產(chǎn)生超聲波發(fā)射信號(hào)的信號(hào)源，其優(yōu)勢(shì)在于，減少了外部信號(hào)的輸入、增加了信號(hào)的穩(wěn)定性以及在一定程度上避免了由于最初的輸入信號(hào)造成的干擾 ，使得信號(hào)穩(wěn)定性增強(qiáng)。我們?nèi)祟惗淠苈?tīng)到的聲波頻率為 20～ 20210Hz。因此，我們把頻率高于 20210Hz 的聲波稱為 “超聲波 ”。 超聲波換能器：超聲波傳感器是利用超聲波的特性研制而成的傳感器。超聲波探頭主要由壓電晶片組成，既可以發(fā)射超聲波，也可以接收超聲波。用這種推挽形式將方波信號(hào)加到超聲波發(fā)射傳感器的兩個(gè)電極，可以提高超聲波的發(fā)射強(qiáng)度。上拉電阻R1,R2 一方面可以提高反相器 74LS04 輸出電平的驅(qū)動(dòng)能力，另一方面可以增加超聲波發(fā)射傳感器的阻尼效果，縮短其自由振蕩時(shí)間。 圖 34 超聲波發(fā)射電路 超聲波 接收電路 設(shè)計(jì)與實(shí)現(xiàn) 超聲波接收原理： 超聲波換能器的發(fā)射端 將 數(shù)字 方波 信號(hào) 轉(zhuǎn)換成 正弦模擬信號(hào)發(fā)射到空氣中去， 超聲波傳感器的接收端接收到 正弦信號(hào)，經(jīng)過(guò) 兩級(jí)運(yùn)算放大器放大后經(jīng)過(guò)電壓比較電路轉(zhuǎn)換成 40KHz 的方波信號(hào)。 超聲波在空氣中傳播 時(shí)，其能量的衰減與距離成正比，即距離越近信號(hào)越強(qiáng)，距離越遠(yuǎn)信號(hào)越弱。另外，由于輸入信號(hào)為正弦波，因此必須將放大電路設(shè) 計(jì)成交流放大電路。前兩個(gè)構(gòu)成兩級(jí)放大器，第三個(gè)構(gòu)成比較器。當(dāng)然在本體統(tǒng)的實(shí)際中由于測(cè)量距離比較近故只采用了一級(jí)放大，然后便進(jìn)行比較。 具體實(shí)現(xiàn)電路如圖 35 超聲波接收電路。 后一級(jí)用 LF356 構(gòu)成電壓過(guò)零比較器，將經(jīng)放大后的信號(hào)整形 變成 方波信號(hào)以供后續(xù)處理。 兩路同頻信號(hào)數(shù)字鑒相電路 數(shù)字鑒相器簡(jiǎn)介 使輸出電壓與兩個(gè)輸入信號(hào)之間的相位差有確定關(guān)系的電路。鑒相器是鎖相環(huán)的基本部件之一，也用于調(diào)頻和調(diào)相信號(hào)的解調(diào)。鑒相器可以分為模擬鑒相器和數(shù)字鑒相器兩種。兩個(gè)輸入的正弦信號(hào)的和與差分別加于檢波二極管 ，檢波后的電位差即為鑒相器的輸出電壓。鑒頻鑒相器是一種數(shù)字鑒相器。比較這兩個(gè)脈沖序列的頻率和相位即可得到與相位差有關(guān)的輸出 。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 12 頁(yè) 數(shù)字鑒相器 選擇方案比較 方案一： 采用異或門鑒相 [4]，兩路同頻 方波信號(hào) IN IN2 作為異或門的兩路輸入，鑒相原理屬于前后沿鑒相，為了區(qū)分兩路波形的超前滯后關(guān)系，電路要添加一個(gè)D 觸發(fā)器。 當(dāng) IN1 正跳變時(shí)，若IN2 為 1 表明 IN1 落后于 IN2；若 IN2 為 0，表明 IN1 超前于 IN2。 異或門鑒相器電路如圖 36 所示 。 圖 37 異或門鑒相器輸出波形 方案二：雙 D 觸發(fā)器鑒相 [5]， 這種鑒相器由一片 74LS74 雙 D 觸發(fā)器構(gòu)成。 Q1 作為鑒相輸出端，當(dāng) IN1 的上升沿到來(lái)時(shí)， Q1 輸出為高；等到 IN2 的上升沿到來(lái)時(shí) 2Q 輸出變?yōu)榈碗娖綄⒂|發(fā)器一清零，此時(shí)觸發(fā)器二同時(shí)被清零。具體實(shí)現(xiàn)電路連接方式如圖38 所示。但是，異或鑒相器當(dāng)兩個(gè)信號(hào)相位差達(dá)到 ? 就會(huì)跳變 。所以課題中應(yīng)該選擇第二種雙 D 觸發(fā)器鑒相的原理 ，因?yàn)樗梢詫?shí)現(xiàn) 0360 鑒相。 圖 39 雙 D 觸發(fā)器鑒相仿真波形 波長(zhǎng) 數(shù) 量 累加 模塊 基本 RC 積分電路 原理 簡(jiǎn)介 電阻 R 和電容 C 串聯(lián)接入輸入信號(hào) VI，由電容 C 輸出信號(hào) V0， 當(dāng) RC（ τ）數(shù)值與輸入方波寬度 tW 之間滿足： τtW，這種電路稱為積分電路 如圖 310 所示。 圖 311 積分后產(chǎn)生的鋸齒波 (1) t=t1 時(shí)， Vi 由 0Vm，因?yàn)殡娙輧啥说碾妷翰荒芡蛔儯源藭r(shí) Vo=Vc=0。 這樣，輸出信號(hào)就是鋸齒波，近似為 三角形波， τtW是本電路必要條件，因?yàn)樗? 在方波到來(lái)期間，電容只是緩慢充電， VC 還未上升到 Vm 時(shí)，方波就消失，電容 開(kāi)始放電，以免電容電壓出現(xiàn)一個(gè)穩(wěn)定電壓值，而且 τ 越大，鋸齒波越接近三角波。 電壓比較電路 電壓比較器 [7]的功能：比較兩個(gè)電壓的大小 (用輸出電壓的高或低電平，表示兩個(gè)輸入電壓的大小關(guān)系 )： 當(dāng) ”＋ ”輸入端電壓高于 ”－ ”輸入端時(shí)，電壓比較器輸出為高電平； 當(dāng) ”＋ ”輸入端電壓低于 ”－ ”輸入端時(shí)，電壓比較器輸出為低電平； 電壓比較器的作用：它可用作模擬電路和數(shù)字電路的接口，還可以用作波形產(chǎn)生和變換電路等。 在本課題中由于 在數(shù)字設(shè)計(jì)部分有防抖動(dòng)的設(shè)計(jì)，所以對(duì)電壓比較的輸出波形要求不算苛刻，因此課題中采用的是普通的 無(wú)遲滯比較器。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 15 頁(yè) 圖 312 無(wú)遲滯電壓比較器 比較器的負(fù)端接滑動(dòng)變阻器 ，用來(lái)調(diào)節(jié) 參考電壓。具體的輸出波形如圖 313 所示 。 2． 實(shí)現(xiàn)功能的具體電路連接方式 ， 如圖 314 所示 。 數(shù)碼管顯示電路 由于 CPLD 的輸出信號(hào)的驅(qū)動(dòng)電流不夠大，不足以點(diǎn)亮或者不能點(diǎn)亮數(shù)碼管，所以在這里利用 NPN 三極管 反相驅(qū)動(dòng)數(shù)碼管 ，如圖 315 所示。 D D D D4 為四位數(shù)碼管的位選通信號(hào)，這里是低電平有效 ，每個(gè)信號(hào)輸入端接三極管的集電極三極管的輸入端基極是CPLD 的輸出通過(guò) 10K 的電阻接入的 ，三極管的發(fā)射極接地。 CPLD 模塊 從芯片資源的利用率以及成本的考慮，這里采用的是 ALTERA 公司生產(chǎn)的 MAII系列的 EPM570T100C5 芯片。 每個(gè)模塊的功能能否正常工作，直接影響到整個(gè)系統(tǒng)功能的實(shí)現(xiàn)。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 18 頁(yè) 第 4 章 CPLD 可編程功能實(shí)現(xiàn) 本章將 介紹系統(tǒng)的核心部分，即通過(guò)在 CPLD 中編程實(shí)現(xiàn)將相位差 的變化轉(zhuǎn)換成實(shí)際中的距離變化。 CPLD 介紹及 EDA 設(shè)計(jì)流 程 CPLD 簡(jiǎn)介 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展 出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。 特點(diǎn)：它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。一個(gè)完整的、典型的 EDA 設(shè)計(jì)流程既是自頂向下設(shè)計(jì)方法的具體實(shí)施途徑，也是 EDA 工具軟件本身的組成結(jié)構(gòu)。本節(jié)中主要介紹，課題中用到的 CPLD 開(kāi)發(fā)設(shè)計(jì)的主要流程。 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 圖 41 EDA 設(shè)計(jì)流程 1. 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等。而且可以達(dá)到提高工作效率的目的。設(shè)計(jì)輸入有多種方式，包括采用硬件描述語(yǔ)言（如VHDL 和 Verilog HDL）進(jìn)行設(shè) 計(jì)的文本輸入方式、圖形輸入方式和波形輸入方式，或者采用文本、圖形兩者混合的設(shè)計(jì)輸入方式。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用的方法。它使用軟件系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線畫出設(shè)計(jì)電路的原理圖，形成圖形輸入文件。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于 信號(hào)的觀察和電路的調(diào)整。硬件描述語(yǔ)言有普通硬件描述語(yǔ)言和行為描述語(yǔ)言，它們用文本方式描述設(shè)計(jì)和輸入。行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，有 VHDL、 Verilog HDL 等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段就確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換也非常方 便。 (3)混合輸入方式 所謂混合輸入方式就是結(jié)合上述圖形輸入和文本輸入兩種方式，產(chǎn)生的一種方法。這樣電路的調(diào)試更加方便，可以分別對(duì)每個(gè)模塊調(diào)試仿真，大大提高了設(shè)計(jì)的效率。 3. 設(shè)計(jì)處理 設(shè)計(jì)處理是 EDA 設(shè)計(jì)中的核心環(huán)節(jié)。設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過(guò)程。在編譯過(guò)程中，首先進(jìn)行語(yǔ)法檢驗(yàn)，如檢查原理圖的信號(hào)線有無(wú)漏接、信號(hào)有無(wú)雙重來(lái)源、文本輸入文件中關(guān)鍵詞有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的類型及位置，供設(shè)計(jì)者修改。 (2)設(shè)計(jì)優(yōu)化和綜合 設(shè)計(jì)優(yōu)化主要包括面積優(yōu)化和速度優(yōu)化。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化（即展平）。 如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。分割時(shí)應(yīng)使所需器件數(shù)目和用于器件之間通信的引腳數(shù)目盡可能少。布局和布線完成后，軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。對(duì) CPLD 來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即 JEDEC（電子器件工程聯(lián)合會(huì)制定的標(biāo)準(zhǔn)格西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 21 頁(yè) 式，簡(jiǎn)稱 JED 文件）文件：對(duì)于 FPGA（ Field Programmable Gates Array，現(xiàn)場(chǎng)可編程門陣列）來(lái)說(shuō)，是生成位流數(shù)據(jù)文件（ Bitstream Generation，簡(jiǎn)稱 BG 文件 ）。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。仿真前，要先利用波形編輯器或硬件描述語(yǔ)言等建立波形文件或測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)汁的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。對(duì) CPLD 器件來(lái)說(shuō)，是將 JED 文件下載到 CPLD 器件中去：對(duì) FPGA 來(lái)說(shuō)，是將位流數(shù)據(jù) BG 文件配置到 FPGA 中去。普通的CPLD 器件和一次性編程的 FPGA 需要專用的編程器完成器件的編程工作。在系統(tǒng)可編程器件（ 1SPPLD）則不需要專門的編程器，只要一根與計(jì)算機(jī)互連的下載編程電纜就可以了。 設(shè)計(jì)驗(yàn)證可以在 EDA 硬件開(kāi)發(fā)平臺(tái)上進(jìn)行。將設(shè)計(jì)電路編程下載到 FPGA或 CPLD 中后，根據(jù) EDA 硬件開(kāi)發(fā)平臺(tái)的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)計(jì)電路 [8]。 西南交通大學(xué)本科畢業(yè)設(shè)計(jì) (論文 ) 第 22 頁(yè) 系統(tǒng)頂層原理圖 圖 42 系統(tǒng)頂層原理圖 如 圖 42 所示的是系統(tǒng)的頂層原理圖，輸入信號(hào)！ Q1 是數(shù)字鑒相器的 1D 觸發(fā)器的反相輸出端，用來(lái)控制相位計(jì)數(shù)器的清零端； Q2 為數(shù)字鑒相器的 2D 觸發(fā)器的輸出，用來(lái)為相位計(jì)數(shù)值的鎖存模塊 74273b 提供觸發(fā)時(shí)鐘；輸入信號(hào) RESET 用于二進(jìn)制轉(zhuǎn) BCD 模塊的復(fù)位；輸入信號(hào) IN_1 為發(fā) 射端 40KHz 的方波信號(hào)源，作為顯示模塊的掃描掃描時(shí)鐘； CLK 為系統(tǒng)時(shí)鐘， Y 信號(hào)為數(shù)字鑒相器輸出 Q1 的積分比較后的結(jié)果，作為整周期數(shù)計(jì)數(shù)模塊的時(shí)鐘信號(hào)； CLR 為整周期計(jì)數(shù)模塊的清零信號(hào)。兩部分的計(jì)數(shù)結(jié)果同時(shí)輸入 CHENG 模塊處理轉(zhuǎn)換成兩點(diǎn)距離的變化，然后 Convert_binary_BCD 模塊 將 CHENG 輸出的 18 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成 BCD 碼；經(jīng)過(guò) CC 存儲(chǔ)模塊和 DISPLAY 譯碼掃描顯示模塊 之后送入數(shù)碼管顯示結(jié)果。 74273