【正文】 CPU 和外設(shè)的激活度無關(guān)。 目前可以選擇的電源芯片較多，如 Maxim 的 MAX604， MAX748， TI 的 TPS72 系列， 73 系列， 76 系列。開關(guān)電源芯片效率達(dá) 90%以上，產(chǎn)生的開關(guān)振蕩頻率在幾赫茲到幾百赫茲的范圍，對系統(tǒng)很有影響。 DSP 芯片提供時(shí)鐘一般有兩種方式。第二種是利用 DSP 芯片內(nèi)部的政黨器構(gòu)成時(shí)鐘電路，在芯片的 X1， X2/CLKIN 引腳之間接入一個(gè)晶振，用于啟動(dòng)內(nèi)部振蕩器。如圖 26 所示： C 1 1 0 p FC 2 1 0 p FY 1 2 0 MX 1X 2 圖 26 時(shí)鐘電路 ３．復(fù)位電路 在系統(tǒng)商店過程中，電壓沒有未定，這是 DSP 靜茹工作狀態(tài)可能造成不可預(yù)知的后果或硬件的損壞?？h應(yīng)用 MAX708S 制作 DSP安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 17 的復(fù)位電路，提供抵押輸入電壓保護(hù)，手工復(fù)位。 PFI 引腳電壓低于 是，復(fù)位電路想 DSP 發(fā)出低壓中斷信號。 JTAG 接口電路域 標(biāo)準(zhǔn)給出的掃描路基電路一樣，適用于 DSP 的測試，仿真。如圖 29 所示： 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 18 135791 11 324681 01 21 4T M ST D 1T D 0T C KE M U 0R 12 0 K3 . 3 V2 0 KT R S TE M U 0J T A G 圖 29 JTAG 仿真接口引腳圖 上圖是 TI公司的 14 腳 JTAG仿真接口引腳圖，在各 種實(shí)驗(yàn)板上均已配備。 TDI/TDO 為測試數(shù)據(jù)引腳。 ５． 外部儲(chǔ)存器擴(kuò)展 C55x 設(shè)置了 4 個(gè)片選信號 CE0～ CE3 直接作為外部存儲(chǔ)器的選通信號，通過外部存儲(chǔ)器接口（ EMIF）， C55x 可以做到與外部存儲(chǔ)器的無縫連接。異步存儲(chǔ)器可以是靜態(tài)隨機(jī)存儲(chǔ)器（ SRAM）、只讀存儲(chǔ)器（ ROM）和閃存存儲(chǔ)器（ Flash）等存儲(chǔ)器，還可以用 異步接口連接并行 A/D 轉(zhuǎn)換器等并行接口外圍設(shè)備這在前文已經(jīng)有說明，現(xiàn)在不在贅述。 C55x 外部儲(chǔ)存器接口支持的SDRAM 包括 16 或 32 位寬， 64 或 128,M 位。如表 22 所示： 表 22 SDRAM 的引腳映射和寄存器配置表 SDRAM 容量及排列方式 使用芯片數(shù)量 配置表 占用 CE空間 邊界 /行地址 列地址 SDACC SDSIZE SDWID SDRAM EMIF SDRAM EMIF 64M 位 1 0 2 BA[1:0] A[14:12] A[7:0] A[8:1] 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 19 4M 16 位 0 0 A[11:0] SDA10 A[10:1] 64M 位 4M 16 位 2 1 0 0 4 BA[1:0] A[11:0] A[15:13] SDA10 A[11:2] A[7:0] A[9:2] 64M 位 2M 32 位 1 1 0 0 2 BA[1:0] A[10:0] A[15:13] SDA10 A[11:2] A[7:0] A[9:2] 64M 位 2M 32 位 2 1 0 1 4 BA[1:0] A[10:0] A[14:13] SDA10 A[11:2] A[7:0] A[9:2] 128M 位 8M 16 位 1 0 1 0 4 BA[1:0] A[11:0] A[14:12] SDA10 A[10:1] A[7:0] A[9:1] 128M 位 4M 32 位 1 1 1 1 4 BA[1:0] A[11:0] A[15:13] SDA10 A[11:2] A[7:0] A[9:2] 下圖 210 是容量為 64M 為，排列方式為 4M 16 位的 HY57VV641620 與 5509A 的鏈接方式圖 。如表 23 所示： 表 23 C55xEMIF 接 SDRAM 命令口 命令 說明 DCAB 關(guān)閉所有邊界 ACTV 打開所選擇邊界和所選擇行 READ 輸入起始列地址開始讀操作 WRT 輸入起始列地址開始寫操作 MRS 配置 SDRAM 模式寄存器 REFR 內(nèi)部地址自動(dòng)循環(huán) NOP 不進(jìn)行操作 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 21 3 音頻編解碼芯片 TLV320AIC23 的簡介 TLV320AIC23 是 TI 公司生產(chǎn)的具有高度完整模擬功能的高性能立體聲音頻編解碼芯片，數(shù) /模轉(zhuǎn)換和模 /數(shù)轉(zhuǎn)換采用采樣數(shù)字插值濾波器，轉(zhuǎn)換數(shù)據(jù)長度可以是 1 24 和 32 位，采樣速率 8 kHz～ 96 kHz。 模擬供電電壓為 V時(shí)，負(fù)載為 32 Ω，輸出功率為 30 mW，在回放模式功耗 23mW； TLV320AIC23 共有三種封裝方式： GQE/ZQE 封裝， RHD 封裝， PW 封裝。如下圖 31 所示： 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 22 圖 31 PW 封 裝的 TLV320AIC23 TLV320AIC23 芯片的內(nèi)部結(jié)構(gòu)框圖如圖 32 所示 控 制 接 口數(shù)字濾波器線 路消 音2 : 1M U X線 路消 音2 : 1M U XC L K I N分 頻 器C L K O U T分 頻 器數(shù) 字音 頻接 口O S T圖 32 TLV320AIC23 內(nèi)部結(jié)構(gòu) PW 封裝的 TLV320AIC23 共有 28 個(gè)引腳。 AIC23 為主模式時(shí)，該時(shí)鐘有 AIC23 產(chǎn)生并送給安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 23 DSP。 BVDD 1 I/O 緩沖電源輸出 CLKOUT 2 O 時(shí)鐘輸出，為 XTI 的緩沖信號，頻率為 XTI 或 XTI 的 1/2，由采樣頻率控制器的第 7 位控制 C__S__ 21 I 控制口輸入 /地址選擇信號 DIN 4 I 輸 入到 SigmaDelta DAC 的 I2S 格式串行數(shù)據(jù) DGND 28 數(shù)字地 DOUT 6 O 輸入到 SigmaDelta ADC 的 I2S 格式串行數(shù)據(jù) DVDD 27 數(shù)字電源 ~ HPGND 11 模擬地 耳機(jī) HPVDD 8 模擬電源 耳機(jī) LHPOUT 9 O 左聲道耳機(jī)放大輸出 LLINEIN 20 I 左聲道 LINK IN 輸入 LOUT 12 O 左聲道線性輸出 LRCIN 5 I/O I2S DAC 字時(shí)鐘信號。當(dāng) AIC23 為從模式時(shí)，該時(shí)鐘由 DSP 產(chǎn)生。 AIC23 為主模式時(shí)，該時(shí)鐘有 AIC23 產(chǎn)生并送給 DSP。 MICBIAS 17 I 為駐極體傳聲器提供電壓，電壓為 AVDD 的 3/4 MICIN 18 I 駐極體傳聲器輸入， MODE 22 O 控制口工作模式（ 2 線或 SPI）選擇 RHPOUT 10 I 右聲道耳機(jī)放大輸出 RLPOUT 19 O 右聲道 LINK IN 輸入 ROUT 13 I 右聲道輸出 SCLK 24 I 控制口串行數(shù)據(jù)時(shí)鐘信號 SDIN 23 I 控制口串行數(shù)據(jù)輸入 VMID 16 I 電壓通常為 AVDD 的 1/2，外接一個(gè) 10uF 和一個(gè) 電容并連接地 MCLK 25 I 晶振或外部時(shí)鐘輸入，用于驅(qū)動(dòng) AIC23 的內(nèi)部時(shí)鐘 XTO 26 O 晶振輸出，當(dāng)使用外部時(shí)鐘時(shí)該引腳不用 共計(jì) 28 個(gè)引腳中 7 個(gè)引腳與 5509A 直接相連。在后面的硬件連接會(huì)詳細(xì)的介紹到。模擬接口共有四個(gè)： 線性輸入接口（ LINKIN），如下圖 35 所示： 4 7 p F0 . 4 7 p FL L I N E I N5 K5 K5 K0 . 4 7 p F4 7 p F5 KL L I N E I N 圖 35 LINKIN 連接圖 模擬輸入接口 (LINKOUT)，如圖 36 所示： 1 0 01 0 01 0 01 0 0L I N E O U T0 . 4 70 . 4 7 圖 36 LINKOUT 連接圖 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 25 麥克風(fēng)輸入電路（ MIC）如圖 37 所示： 4 7 p F1 0 K1 u F4 . 7 K4 . 7 KM I C 圖 37 麥克風(fēng)輸入電路 麥克風(fēng)輸入電路接 MICBIAS 和 MICIN。 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 26 4 TMS320VC5509A 與 TLV320AIC23 硬件連接 接口介紹 TLV320AIC23 與 TMS320VC5509A 的接口鏈接有兩種： 第一個(gè)控制接口： TMS320VC5509A 通過控制接口對 TLVAIC23 的控制寄存器進(jìn)行編程，設(shè)置 AIC23的工作參數(shù)。 AIC23 的控制接口 AIC23 的控制接口有兩種工作模式： 第一種 3 線 SPI 模式： AIC23 的 MODE 引腳接高電平； SDIN 是串行數(shù)據(jù)線； SCLK 是串行數(shù)據(jù)時(shí)鐘； 錯(cuò)誤 !未找到引用源。 AIC23B 的控制字有 16 位，從 MSB（最高位）開始，在 SCLK 的上升沿鎖存相應(yīng)的數(shù)據(jù)位，在經(jīng)過 16 個(gè) SCLK 的上升沿后，在的上升沿將整個(gè) 16 位數(shù)據(jù)鎖存入 AIC23B。如圖 41 所示： B 1 5 B 1 4 B 1 3 B 1 2 B 1 1 B 1 0 B 9 B 8 B 7 B 6 B 5 B 4 B 3 B 2 B 1 B 0C SS C L KS D I NM S BL S B圖 41 SPI 模式時(shí)序圖 第二種是 2 線 IIC 模式 SDIN 是傳輸串行數(shù)據(jù)； SCLK 是串行時(shí)鐘； 如圖 42 所示： 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 27 1 7 8 9 1 8 9 1 8 9A D D RR / W A C K B 1 5 B 8 A C KB 7 B 0 A C KS T A R TS C L KS D I NS T O P 圖 42 2 線 IIC 模式時(shí)序 此次設(shè)計(jì)采用 2 線 IIC 模式。緊跟在開始發(fā)送條件后的是 7 位的地址，由它決定在 2 線上的哪個(gè)設(shè)備接受數(shù)據(jù)。 AIC23 只用作從設(shè)備，其地址由引腳的電平來決定，如表 41 所示： 表 41 AIC23 地址 C__S__狀態(tài) 地址 0 0011010 1 0011011 識別到地址的器件在第 9 個(gè)時(shí)鐘期 間把 SDIN 拉低，通知要進(jìn)行數(shù)據(jù)傳送。數(shù)據(jù)傳送完畢后，停止傳輸?shù)臈l件是 SDIN 的上升沿（同時(shí) SCLK處于高電平狀態(tài)） 在 2 線模式中， 16 位的控制字同樣被分成兩部分，前七位（ B[15:9]）為寄存器地址，后九位（ B[8:0]）為寄存器內(nèi)容 。 在 DSP 模式下， AIC23B 引腳 LRCIN 和 LRCOUT 必須連接到 McBSP 的幀同步信號上。 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 28 nn 11 0 nn 11 0L e f t C h a n n e l R i g h t C h a n n e lM S B M S BL S B L S BL R C I N /L R C O U TB C L KD I N / D O U T 圖 43 DSP 模式時(shí)序圖 當(dāng) AIC23B 采用 DSP 模式與 C55x 的 McBSP 進(jìn)行數(shù)據(jù)接口時(shí)，其引腳說明如下： BCLK：數(shù)據(jù)接口時(shí)鐘信號。在主模式下， LRCIN 和 LRCOUT 信號由 AIC23B 產(chǎn)生并發(fā)送到 DSP；在從模式下 ，該信號由 DSP 產(chǎn)生； DIN：串行數(shù)據(jù)輸入（將由 DAC 輸出）； DOUT：串行數(shù)據(jù)輸出（已由 ADC 輸入）； 配置好借口之后就可以將兩個(gè)芯片進(jìn)行硬件連接，如圖 44 所示： C SM O D ER L I N E I NL L I N E I NM I C I NR H P O U TL H P O U TS C L KS D I NB C L KL R C O U TL R C I ND O U TD I NS C LS D AC L K R 0C L K X 0F R 0F X 0D R 0D X 0 圖 44 5509A 與 AIC23 的硬件連接 安徽理工大學(xué)畢業(yè)設(shè)計(jì)（論 文） 29 5 系統(tǒng)軟件設(shè)計(jì) 此次軟件設(shè)計(jì)采用 TI 公司提供的 CCS 軟件