【正文】 功能的邏輯陣列。 ⑶ 系統(tǒng)級(jí)特點(diǎn) 支持多電壓 I/O 接口；低功耗，維持狀態(tài)時(shí)電流小于 ，遵守 PCI總線規(guī)定；內(nèi)置 JTAG 邊界掃描測(cè)試電路 ；器件采用先進(jìn) SRAM 工藝制造；通過外部EPROM、集成控制器或 JTAG 接口電路實(shí)現(xiàn)電路可重構(gòu)（ ICR）；時(shí)鐘鎖定和時(shí)鐘自舉有助于減少時(shí)鐘延遲 /變形和對(duì)時(shí)鐘進(jìn)行倍頻；器件內(nèi)低變形時(shí)鐘樹形分布；所有器件都經(jīng)過 100%的性能測(cè)試。 ⑸ 功能強(qiáng)大的 I/O 引腳 每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制；每個(gè) I/O 引腳都有漏極開路選擇；可編程輸出電壓擺率控制可以減小開關(guān)噪聲。 ⑺ 多樣的封裝形式 84 到 600 引腳的各種封裝，封裝形式有 TQFP、 PQFP、 BGA 和PLC 等；同一種封裝中的各種 FLEX10K 器件的引腳兼容。 ⑼ 能夠與其他公司的多種 EDA 工具接口 [7]。 MAX+plusⅡ是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。 MAX+plusⅡ開發(fā)系統(tǒng)具有很多突出的優(yōu)點(diǎn)，這使他深受用戶的青睞。 Altera 公司與 EDA 的各個(gè)開發(fā)商緊密合作，使 MAX+plusⅡ可以與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合、校驗(yàn)工具相聯(lián)接。 ⑵ 設(shè)計(jì)與結(jié)構(gòu)無關(guān)。 ⑶ 可在多種平臺(tái)上運(yùn)行。 MAX+plusⅡ軟件的設(shè)計(jì)輸入、處理、檢驗(yàn)功能完全集成于可編程邏輯開發(fā)工具內(nèi)，從而可以更快的進(jìn)行調(diào)試，縮短開發(fā)周期。 ⑹ 支持硬件描述語(yǔ)言。 KEIL C51 語(yǔ)言簡(jiǎn)介 C語(yǔ) 言是一 種編譯 型程序 設(shè)計(jì)語(yǔ) 言， 它 兼 顧 了多 種 高 級(jí)語(yǔ) 言的特點(diǎn)， 并 具 備匯編語(yǔ) 言的功能。用 C語(yǔ) 言 開發(fā) 系統(tǒng) 可以大大 縮 短 開發(fā) 周期，明 顯 增強(qiáng)程序的可 讀 性，便于改 進(jìn) 和 擴(kuò) 充。 C語(yǔ) 言作 為 一 種 非常方便的 語(yǔ) 言而得到廣泛的支持， 國(guó)內(nèi) 最通用的是 Keil C51。 C提供了很多 數(shù)學(xué) 函 數(shù)并 支持浮點(diǎn) 運(yùn) 算， 開發(fā) 效率高，故可 縮 短 開發(fā)時(shí)間 ，增加程序可 讀 性和可 維護(hù) 性 。Vision2集成開發(fā)環(huán)境是 Keil Software， Inc/Keil Elektronik GmbH開發(fā)的基于 80C51內(nèi)核的微處理器軟件開發(fā)平臺(tái)，內(nèi)嵌多種符合當(dāng)前工業(yè)標(biāo)準(zhǔn)的開發(fā)工具，可以完成從工程建立到管理、編譯、連接、目標(biāo)代碼的生成、軟件仿真和硬件仿真等完整的開發(fā)流程。 Keil C51集成開發(fā)環(huán)境的主要功能有以下幾點(diǎn)： ? 181。 本設(shè)計(jì)采用的是 C51 的語(yǔ)言，因?yàn)?C 語(yǔ)言的可讀性好、通俗易懂。 1981 年美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言 HDL,稱為“超高速集成電路硬件描述語(yǔ)言”，簡(jiǎn)稱VHDL(VHISC Hardware Description Language)語(yǔ)言。 VHDL 語(yǔ)言的特點(diǎn)決定了它的地位，它的特點(diǎn)主要有： ⑴ 強(qiáng)大的功能和靈活性。為了有效控制設(shè)計(jì)的實(shí)現(xiàn)，它具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成；而且它還支持階層設(shè)計(jì)和提供模塊設(shè)計(jì)的創(chuàng)建。 ⑶ 可進(jìn)行程序移植。 ⑷ 性能評(píng)估能力。 ⑹ VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。用 VHDL 語(yǔ)言書寫的代碼文件既是程序，又是文檔；既是設(shè)計(jì)人員進(jìn)行設(shè)計(jì)成果交流的交流文件，也可以作為合約簽約者之間的合同文本。具體表現(xiàn)在： ⑴ 需要了解較多的硬件電路知識(shí)。 ⑶ 不具有描述模擬電路的能力 [7]。整個(gè)系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊和測(cè)頻模塊三個(gè)部分。該設(shè)計(jì)以 FPGA 系統(tǒng) 外接的 40MHz 晶振作為標(biāo)準(zhǔn)頻率，單片機(jī)由外接的 12MHz標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。 單 片 機(jī)A T 8 9 C 5 1F P G A測(cè) 頻 模 塊時(shí) 鐘 電 路4 0 M H z標(biāo) 準(zhǔn) 頻 率電 源鍵 盤 輸 入顯 示 模 塊自 校 信 號(hào)被 測(cè) 信 號(hào) 圖 等精度測(cè)頻系統(tǒng)框圖 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 19 鍵盤接口電路 本設(shè)計(jì)采用獨(dú)立式鍵盤，其一般應(yīng)用在按鍵數(shù)量比較少的系統(tǒng)中。 鍵盤譯碼電路的 ky引腳接單片機(jī)的外部中斷 0 輸入引腳，用于向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。鍵盤譯碼電路的 k[0..2]用于向單片機(jī)輸入鍵值。鍵盤接口電路如圖 所示。 LED 數(shù)碼顯示器就是由發(fā)光二極管組合而成的一種新型顯示器件。 LED 數(shù)碼顯示器是一種由 LED 發(fā)光二極管組合顯示字符的顯示器件。 LED 數(shù)碼顯示器有兩種連接方法： （ 1）共陽(yáng)極接法。當(dāng)陰極端輸入低電 平時(shí)，段發(fā)光二極管就導(dǎo)通點(diǎn)亮，而輸入高電平時(shí)則不點(diǎn)亮。把發(fā)光二極管的陰極連在一起構(gòu)成公共陰極，使用時(shí)公共陰極接地。當(dāng)陽(yáng)極端輸入高電平時(shí)，段發(fā)光二極管就導(dǎo)通點(diǎn)亮，而輸入低電平時(shí)則不點(diǎn)亮?？紤]到提高單片機(jī) IO 口的利用率，降低編程復(fù)雜 性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式。其中 A、 B(第 2 管腳 )為串行數(shù)據(jù)輸入端， 2個(gè)引腳按邏輯與運(yùn)算規(guī)律輸入信號(hào)，公用一個(gè)輸入信號(hào)時(shí)可并接，本次設(shè)計(jì)中將其接到 AT89C51 的 RxD 端，CLK(第 8 管腳 )為時(shí)鐘輸入端，連接到 AT89C51 的 TxD 端。CLR (第 9管 腳 )為復(fù)位端，當(dāng) CLR =0時(shí)，移位寄存器各位復(fù) 0，只有當(dāng) CLR =1 時(shí)，時(shí)鐘脈沖才起作用。因?yàn)?74LS164 輸出沒有鎖存功能，所以在傳送信號(hào)時(shí)輸出端數(shù)碼管會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12HMz晶振，傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)較少，故閃爍并不明顯 [9]。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 22 表 41 七段數(shù)碼管可以顯示的字符 字符 b7 b6 b5 b4 b3 b2 b1 b0 共陰筆端碼 0 1 1 0 0 0 0 0 0 3FH 1 1 1 1 1 1 0 0 1 06H 2 1 0 1 0 0 1 0 0 5BH 3 1 0 1 1 0 0 0 0 4FH 4 1 0 0 1 1 0 0 1 66H 5 1 0 0 1 0 0 1 0 6DH 6 1 0 0 0 0 0 1 0 7DH 7 1 1 1 1 1 0 0 0 07H 8 1 0 0 0 0 0 0 0 7FH 9 1 0 0 1 0 0 0 0 6FH A 1 0 0 0 1 0 0 0 77H B 1 0 0 0 0 0 1 1 7CH C 1 1 1 0 0 1 1 0 39H D 1 0 1 0 0 0 0 1 5EH E 1 0 0 0 0 1 1 0 79H F 1 0 0 0 1 1 1 0 71H p 1 0 0 0 1 1 0 0 73H H 1 0 0 0 1 0 0 1 76H Y 1 0 0 1 0 0 0 1 6EH 不顯示 1 1 1 1 1 1 1 1 00H 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 23 測(cè)量電路 測(cè)量電路是由測(cè)頻與自校選擇模塊、脈寬控制模塊和測(cè)頻 /測(cè)周期模塊組成。脈寬控制模塊和測(cè)頻 /測(cè)周期模塊是根據(jù)按鍵鍵值共同控制選擇被測(cè)量。當(dāng) Spul為高電平時(shí)，測(cè)頻 /測(cè)周期模塊的 32 位計(jì)數(shù)器的輸入使能由 D 觸發(fā) 器控制，其測(cè)量預(yù)置門控時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，此時(shí)計(jì)數(shù)值用來計(jì)算被測(cè)信號(hào)的頻率；當(dāng) SPUL 為低電平時(shí)，標(biāo)準(zhǔn)計(jì)數(shù)器的輸入使能由附加 模塊的 PL 輸出來控制，測(cè)量門控時(shí)間為被測(cè)信號(hào)的一個(gè)正脈寬的時(shí)間或一個(gè)負(fù)脈寬的時(shí)間寬度，此時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的計(jì)數(shù)值用來測(cè)量被測(cè)信號(hào)的脈寬寬 度。 Spul為 1 時(shí)，系統(tǒng)測(cè)量被測(cè)信號(hào)的頻率，當(dāng)CL變?yōu)楦唠娖綍r(shí)，在隨后到來的 TCLK 的上升沿 BENA 及 START 引腳變?yōu)楦唠娖?，?jì)數(shù)器開始計(jì)數(shù)；當(dāng) CL變?yōu)榈碗娖綍r(shí)，在隨后到來的 TCLK 上升沿 BENA 變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)。在單片機(jī)發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī) [8]。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 24 圖 測(cè)量電路原理圖 圖 測(cè)量電路波形圖 測(cè)量與自校選擇電路 測(cè)頻與自校選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。測(cè)頻與自校選擇電路用于系統(tǒng)自檢，當(dāng) as 為高電平時(shí)，系統(tǒng)自檢開始， FOUT 輸出標(biāo)準(zhǔn)頻率 BCLK,內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 25 將標(biāo)準(zhǔn)頻率作為被測(cè)頻率進(jìn)行測(cè)量，根據(jù)測(cè)量結(jié)果來判斷系統(tǒng)運(yùn)行是否正常；當(dāng) as 為低電平時(shí)，系統(tǒng)自檢結(jié)束， FOUT 輸出被測(cè)頻率 TCLK。 選擇控制信號(hào) as 為高電平時(shí)，輸出端為 BCLK； as 為低電平時(shí)，輸出端為 TCLK。 圖 測(cè)頻與自校選擇電路原理圖 圖 測(cè)頻與自校選擇電路波形圖 測(cè)頻 /測(cè)周電路 測(cè)頻原理圖如圖 所示。 BCLK 管腳為標(biāo)準(zhǔn)頻率信號(hào)的輸入引腳， TCLK 管腳為被測(cè)頻率信號(hào)的輸入引腳； CL 管腳為預(yù)置門控信號(hào)輸入引腳； CLR 為計(jì)數(shù)器清零信號(hào)輸入引腳，每次新的測(cè)量開始時(shí)都要將計(jì)數(shù)器清零，以免 產(chǎn)生錯(cuò)誤； sel2~sel0 管腳為單片內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 26 機(jī)讀入數(shù)據(jù)時(shí)的數(shù)據(jù)選擇信號(hào)輸入，以便單片機(jī)分八次將兩個(gè) 32 位 計(jì)數(shù)器的計(jì)數(shù)值讀入。接下來，單片機(jī)將門控信號(hào) CL 置為高電平，由被測(cè)信號(hào)的上升沿將兩個(gè)計(jì)數(shù)器同時(shí)打開，對(duì)被測(cè)頻率和標(biāo)準(zhǔn)頻率同時(shí)進(jìn)行計(jì)數(shù)。計(jì)數(shù)結(jié)束后，由 START 端輸出的低電平來指示計(jì)數(shù)的結(jié)束，通過 sel信號(hào)和 MUX648 多路選擇器將計(jì)數(shù)器中得到的 64 位數(shù)據(jù)分 8 次讀入單片機(jī)并按下式計(jì)算和結(jié)果顯示。 測(cè)頻模塊的波形圖如圖 所示， CLR 為低電平時(shí)，計(jì)數(shù)器使能端 BENA 為低電平，測(cè)頻電路不工作。在單片機(jī)發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計(jì)數(shù)器的計(jì)數(shù) 值讀入單片機(jī)。該電路采用的是圖形輸入法。輸出引腳 PL 有兩個(gè)作用：一是在某些情況下作為標(biāo)準(zhǔn)頻率計(jì)數(shù)器的使能控制信號(hào)；二是作為計(jì)數(shù)器計(jì)數(shù)結(jié)束信號(hào)通知單片機(jī)讀取數(shù)據(jù)。 CL=0 時(shí)， PL輸出一個(gè)寬度為被測(cè)信號(hào)負(fù)脈沖的脈沖； CL=1 時(shí) ,PL 輸出一個(gè)寬度為被測(cè) 信號(hào)正脈沖的脈沖。當(dāng)計(jì)數(shù)結(jié)束后，由 PL 輸出的計(jì)數(shù)結(jié)束信號(hào)（低電平）通知單片機(jī)讀取數(shù)據(jù)。 圖 脈寬控制電路波形圖 硬件電路的 VHDL 語(yǔ)言描述 D 觸發(fā)器 D 觸發(fā)器是現(xiàn)代數(shù)字系統(tǒng)中最基本的時(shí) 序單元和低層元件，許多功能電路都有其構(gòu)成， D 觸發(fā)器因不同的應(yīng)用場(chǎng)合的設(shè)計(jì)是十分必要的。當(dāng)復(fù)位信號(hào) RESET 為低電平時(shí)， D 觸發(fā)器的輸出端 Q 和 Qb 分內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 29 別輸出邏輯 0 和 1，與其他輸出無關(guān)。 D 觸發(fā)器真值表如表 42 所示： 表 42 D 觸發(fā)器真值表 RESET D CLK Q Qb 0 X ↑ 0 1 1 X ↑ X X 其工作波形如圖 所示： 圖 D 觸發(fā)器工作波形圖 D 觸發(fā)器邏輯符號(hào)如圖 所示： 圖 D 觸發(fā)器邏輯符號(hào)圖 D 觸發(fā)器硬件描述語(yǔ)言 VHDL 語(yǔ)言描述見附錄 C（ 1）。 本設(shè)計(jì)用到的兩個(gè) 32 位計(jì)數(shù)器分別用于計(jì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)頻率信號(hào)的周期數(shù)。在計(jì)數(shù)器使能端 ENA 為高電平有效的情況下，每當(dāng)被測(cè)頻率信號(hào) CLR 有一個(gè)上升沿到達(dá)時(shí)，計(jì)數(shù)器的值便加 1，直至使能端 ENA 變?yōu)榈碗娖健?Q[31..0]顯示的數(shù)值即 為計(jì)數(shù)器的計(jì)數(shù)值， Q[31..0]引腳的作用是將計(jì)數(shù)器的值送到 MUX648 多路選擇器以便單片機(jī)將計(jì)數(shù)值讀入。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 31 MUX648 多路選擇器 因?yàn)閱纹瑱C(jī)的數(shù)據(jù)總線有限，不可能一次性將兩個(gè)計(jì)數(shù)器的值讀入。 MUX648 多路選擇器的波形圖如圖 所示： 圖 MUX648 多路選擇器的波形圖 MUX648 多路選擇器的邏輯符號(hào)圖如圖 所示： 圖 MUX648 多路選擇器的邏輯符號(hào)圖 MUX648 多路選擇器硬件描述語(yǔ)言 VHDL 語(yǔ)言描述見附錄 C(3)。當(dāng)