計(jì)算機(jī)組成原理第五章中央處理器一課件-閱讀頁(yè)
2024-10-19 15:42本頁(yè)面
【正文】 令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS NOP 數(shù) 據(jù) 總 線 DBUS MDR IR 指令 譯碼器 操作控制器 時(shí)序產(chǎn)生器 時(shí)鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號(hào) 算術(shù)邏輯單元 累加器 程序計(jì)數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲(chǔ) 器 CPU 加圖： 取出 NOP 指令 ① ② +1 ③ ④ NOP ⑤ ALU 000 006 000 024 PC 000 024 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS JMP 21 數(shù) 據(jù) 總 線 DBUS MDR JMP 21 IR 指令 譯碼器 操作控制器 時(shí)序產(chǎn)生器 時(shí)鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號(hào) 算術(shù)邏輯單元 累加器 程序計(jì)數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲(chǔ) 器 CPU ① ② +1 ③ ④ ⑤ 加圖： 取出 JMP 指令 ALU 000 006 000 021 PC 000 021 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS JMP 21 數(shù) 據(jù) 總 線 DBUS MDR JMP 21 IR 指令 譯碼器 操作控制器 時(shí)序產(chǎn)生器 時(shí)鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號(hào) 算術(shù)邏輯單元 累加器 程序計(jì)數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲(chǔ) 器 CPU ③ ② 圖 JMP指令 的執(zhí)行階段 ① 用方框圖語(yǔ)言表示指令周期 PC→AR→ABUS DBUS→DR→IR PC+1 開(kāi)始 RD 譯碼或測(cè)試 IR→ AR IR→ AR IR→ PC PC→ AR 0→ AC CLA ADD STA JMP NOP AR→ ABUS DBUS→ DR DR→ ALU ALU→ AC AR→ ABUS AC→ DR DR→DBUS RD WE 【 例 1 】 圖 ，IR為指令寄存器， PC為程序計(jì)數(shù)器（具有自增功能），M為主存（受 R/W*信號(hào)控制）， AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器， ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào) G控制的是一個(gè)門(mén)電路。 （ 1） “ ADD R2， R0”指令完成（ R0） +（ R2） → R0的功能操作，畫(huà)出其指令周期流程圖，假設(shè)該指令的地址已放入 PC中。 （ 2） “ SUB R1， R3”指令完成（ R3） （ R1） → R3的操作，畫(huà)出其指令周期流程圖，并列出相應(yīng)的微操作控制信號(hào)序列。畫(huà)出存數(shù)指令“ STA R1，（ R2） ” 的指令周期流程圖，其含義是將寄存器 R1的內(nèi)容傳送至（ R2）為地址的主存單元中。 ? 參見(jiàn)圖 。 START （ PC） → AR （ M） → DR （ DR） → IR DECODE （ R2） → AR （ R1） → DR （ DR） → M （ R3） → AR （ M） → DR （ DR） → R0 （取指部分略） PCo， G， ARi R/W*=R （ RD M） DRo， G， IRi R2o， G， ARi R1o， G， DRi R/W*=W* （ WR M） 3題解答 ……..
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