tft液晶顯示屏控制器的設(shè)計-閱讀頁
2025-07-22 12:07本頁面
【正文】 。在獨立的寫時鐘和讀時鐘作用下，F(xiàn)IFO可以提供rdusedw[11:0]信號，用于指示FIFO中已經(jīng)使用掉的容量。下圖是該FIFO的讀寫時序圖。aclr接~reset_n，可以完成復(fù)位操作。FIFO代碼如下：assign fifo_aclr = (~reset_n) | (~controller_GoBit)。assign fifo_wrclk = master_clk。 controller_GoBit。assign tft_data[15:0] = clk_12M ? fifo_rddata[31:16] : fifo_rddata[15:0]。Registers（寄存器組）為了簡化設(shè)計，本例只設(shè)置四個32bit的可讀寫寄存器，用于控制LCD控制器的工作和指示其工作狀態(tài)。在實際的設(shè)計中并沒有獨立的這么一個控制模塊，各種控制關(guān)系實際上已經(jīng)集成到各個分模塊里面去了。本設(shè)計專門針對三菱公司的AA084VC05液晶屏設(shè)計，下面是其時序分析：圖7圖8LCD時序發(fā)生器以DCLK為時鐘基準(zhǔn)，該DCLK即上面所說的PCLK，也就是像點時鐘，每個象素點的數(shù)據(jù)以該時鐘驅(qū)動進入LCD。一行640個象素掃描完畢之后，控制器將驅(qū)動HD有效，在HD有效之前插入THFP（Horizontal Front Porch）為16個DCLK，有效之后插入THBP（Horizontal Back Porch）為144個DCLK，然后再開始下一行的掃描。而讀FIFO信號要提前DENA信號一個時鐘節(jié)拍到來，提前一個時鐘節(jié)拍結(jié)束，因為該FIFO有一個時鐘節(jié)拍的延遲。每掃描完一幀（480行），控制器將驅(qū)動VD有效（低電平），有效寬度TWVL為2個HD。在本設(shè)計中，所有這些時序參數(shù)都用parameter來表示，在以后更一般化的設(shè)計中，這些參數(shù)將由寄存器組來設(shè)置。 //Number of linesparameter COLUMNS = 640。 // Horizontal Front Porch(DCLK)parameter THBP = 144。 // Horizontal Low Width(DCLK)parameter TVFP = 10。 // Vertical Back Porch(HD)parameter TWVL = 2。reg oVSYNC。reg lineENA。reg [9:0] lCounter。assign oPCLK = clk_25M。b0,tft_data[10:0],139。hz。 oHSYNC = 0。 fifo_rdreq = 0。 cCounter = cCounter + 1。 cCounter = cCounter + 1。 tft_GoBit。 end THBP 1: begin oDENA = lineENA amp。 //only when lineENA active then oDENA active cCounter = cCounter + 1。 cCounter = cCounter + 1。 cCounter = cCounter + 1。 cCounter = 0。 endcase endend//vertical sync signal generatoralways (negedge oHSYNC)begin if(tft_reset_n == 0) //reset active begin lineENA = 0。 lCounter [9:0] = 0。 lCounter = lCounter + 1。 lCounter = lCounter + 1。 lCounter = lCounter + 1。 lCounter = lCounter + 1。 lCounter = 0。 endcase endend四、設(shè)計總結(jié)本文設(shè)計實現(xiàn)了一個簡單的基于Avalon總線的TFT LCD控制器，能實現(xiàn)640480，顏色深度為16bit的彩色圖形顯示，可應(yīng)用于各種TFT LCD，亦可改寫為VGA控制器。同時，通過本設(shè)計的實現(xiàn)過程，我也從中學(xué)到了不少知識，對SOPC，對Avalon總線等的理解更深了一
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