基于fpga的rs232設計-閱讀頁
2025-07-12 17:39本頁面
【正文】 9。 rx_int = 139。 endelse if(neg_rs232_rx) begin //接收到串口接收線rs232_rx的下降沿標志信號 bps_start_r = 139。 //啟動串口準備數(shù)據(jù)接收 rx_int = 139。 //接收數(shù)據(jù)中斷信號使能 end else if(num==439。b0。b0。reg[7:0] rx_data_r。reg[7:0] rx_temp_data。d0。d0。d0。b0。b1。d1: rx_temp_data[0] = rs232_rx。d2: rx_temp_data[1] = rs232_rx。d3: rx_temp_data[2] = rs232_rx。d4: rx_temp_data[3] = rs232_rx。d5: rx_temp_data[4] = rs232_rx。d6: rx_temp_data[5] = rs232_rx。d7: rx_temp_data[6] = rs232_rx。d8: rx_temp_data[7] = rs232_rx。 endcase num = num+139。 end else if(num == 439。d0。 //把數(shù)據(jù)鎖存到數(shù)據(jù)寄存器rx_data中 led0_r=139。 end endassign rx_data = rx_data_r。endmodule 分頻模塊的描述module speed_select(clk,rst_n, bps_start,clk_bps)。 // // 50MHz主時鐘input rst_n。 ////接收到數(shù)據(jù)后，波特率時鐘啟動信號置位output clk_bps。 reg clk_bps_r。 // uart????????always (posedge clk or negedge rst_n) begin if(!rst_n) t = 1339。 else if((t == `BPS_PARA) || !bps_start) t = 1339。 //clear else t = t+139。 endalways (posedge clk or negedge rst_n) begin if(!rst_n) clk_bps_r = 139。 else if(t == `BPS_PARA_2) clk_bps_r = 139。 else clk_bps_r = 139。 endassign clk_bps = clk_bps_r。仿真環(huán)境是QuartusII 。由仿真結(jié)果可看出bclk的時鐘周期為104us，與要求結(jié)果一致，頻率為9600Hz。下圖為發(fā)送模塊第一個字符發(fā)送的波形，第一個字符的數(shù)值為“01100110”，發(fā)送時低位先發(fā)送，因此仿真波形由時間的先后順序，其序列應為“01100110”，每一幀數(shù)據(jù)為10個bit，第一個bit為起始位，最后一個bit為停止位，可以看出，中間的八位為“01100110”,說明了仿真波形的正確性。設定的輸入信號為“10010110”。 接收模塊仿真圖第三部分 結(jié)果與分析本實驗完成的RS232串口通信控制器，完成了課題要求的所有功能?？梢栽诓桓淖兿到y(tǒng)框架和模塊間電路連接關系，增加其他模塊，實現(xiàn)其他功能。初步實現(xiàn)了PC和FPGA之間的通信。在設計階段，對系統(tǒng)描述采用過多種方式，嘗試了多種描述，代碼的長度在增加，模塊在增多，但系統(tǒng)穩(wěn)定性和可擴展性也在增強，層次結(jié)構(gòu)和模塊設計也更加完善。隨著設計的深入，加上反復求精的過程磨練，逐步對硬件描述綜合出的實際電路形式有了更多的理解，對延時和資源占用有了初步概念。需要關注編譯器在綜合時如何將verilog行為級描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路，才能分析清楚資源占用率和電路結(jié)構(gòu)。 QuartusII編譯綜合報告實驗中由于仔細設計了詳細劃分了子模塊、各模塊的實現(xiàn)都仔細進行了描述，故沒有出現(xiàn)太多的故障。在查閱了諸多相關資料后對verilog的語法基本熟悉，從最初的類似C語言的風格到模塊初步成型、狀態(tài)機引入，再到最后全模塊化，自頂向下設計系統(tǒng)，完成verilog描述。這也是系統(tǒng)沒有多少故障的主要原因。采用了中間寄存器存儲各個信號，然后利用選擇器進行選擇，就避免了多驅(qū)動的問題。RS232串口通信控制器的設計成果完成了基本實驗要求,實現(xiàn)串口的基本通信功能。在設計中采用頂層模塊調(diào)用底層模塊的設計方法。通過基于FPGA的RS232串口通信的設計、制作、調(diào)試等實驗，非常鍛煉我的動手能力。其次就是verilog硬件描述語言這 方面也得到了顯著的提高，從不懂得看程序到能學會修改程序。同時也能明白每一個always模塊之間是并行的關系，是同步的，同時不能在兩個或者多個always模塊中給同一個輸出變量賦值。在為做這次設計之前，我連最基本的波形仿真都不知道如何給輸入變量賦初始值。最后就是FPGA板子的燒入了，首先要學會看板子的原理圖，接著就是學會分配管腳。第五部分 元器件清單名稱數(shù)量作用FPGA實驗板cycloneII EP2C8Q208C81下載測試RS232串口通信控制器臺式電腦1，進行仿真驗證和分析9針串口數(shù)據(jù)線1實現(xiàn)PC和fpga的通信謝 辭感謝我的課程設計老師分配給我一個如此重要且非常具有意義的任務，在老師的耐心輔導和幫助下，我才能出色的完成此次任務。同時，謝謝我的學?！鹆蛛娮涌萍即髮W給我們提供了各種實驗儀器，使我們能把任務順
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