基于vhdl電子日歷的設(shè)計(jì)-閱讀頁(yè)
2025-07-11 12:33本頁(yè)面
【正文】 RY IEEE。USE 。 cout :OUT STD_LOGIC。 END 。BEGINPROCESS(clk)BEGINIF clk39。139。IF cq3=9 THEN cq4=cq4+1。 END IF。cq4=0000。139。039。END IF。 十二進(jìn)制計(jì)數(shù)器 cq1=cq3。END。年的高兩位和低兩位都為一百進(jìn)制計(jì)數(shù)器，功能基本相同源程序：LIBRARY IEEE。USE 。 Y1,Y2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。END YEAR。BEGIN PROCESS(CLK) BEGIN IF CLK39。139。 IF Q1=9 THEN Q1=(OTHERS=39。)。 END IF。Q1=0000。139。039。 END IF。 Y1=Q1。 END。USE 。ENTITY YEAR IS PORT(CLK:IN STD_LOGIC。 COUT:OUT STD_LOGIC)。ARCHITECTURE ONE OF YEAR IS SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。EVENT AND CLK=39。 THEN Q11=Q11+1。039。 Q22=Q22+1。 IF Q22=9 AND Q11=9 THEN Q22=0000。COUT=39。 ELSE COUT=39。 END IF。 END PROCESS。Y4=Q22。仿真結(jié)果：圖 47高兩位年模塊仿真圖如圖所示，高兩位年模塊為100進(jìn)制計(jì)數(shù)器符合設(shè)計(jì)的要求，設(shè)計(jì)正確。K1進(jìn)行模式的選擇，K2的功能如同手動(dòng)時(shí)鐘脈沖，進(jìn)行調(diào)時(shí)設(shè)置。USE 。ENTITY JIAODUI IS PORT(K1,K2:IN STD_LOGIC。 WO,DO,MO,YLO,YHO:OUT STD_LOGIC)。ARCHITECTURE BEHAV OF JIAODUI ISSIGNAL A: STD_LOGIC_VECTOR (3 DOWNTO 0)。EVENT AND K1=39。 THEN A=A+1。 END IF。 CASE A IS WHEN 0000=WO=WI。MO=MI。YHO=YHI。DO=39。MO=39。YLO=39。YHO=39。 選通星期模塊，調(diào)周 WHEN 0010=WO=39。DO=K2。039。039。039。039。039。YLO=39。YHO=39。 選通月模塊，調(diào)月 WHEN 0100=WO=39。DO=39。MO=39。YLO=K2。039。039。039。039。039。 選通年模塊，調(diào)年 WHEN OTHERS=NULL。 END PROCESS。仿真結(jié)果：圖48 K1按下一次與兩次，K2校正星期與日?qǐng)D49 K1按下三次，K2校正月圖410 K1按下四次，K2校正年低兩位圖411 K1按下五次，K2校正年高兩位圖412 K1按下六次恢復(fù)正常如圖，按鍵K1，K2能夠完成電子日歷工作模式的選擇與調(diào)時(shí)校對(duì)的功能，滿足系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)正確。USE 。ENTITY CONTROL IS PORT(WL,WH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END CONTROL。Q9=Y1L。Q7=YL。Q5=ML。Q3=DL。Q1=WL。頂層設(shè)計(jì)采樣原理圖輸入方法，用以上的各模塊的VHDL源程序分別生成元器件，在此基礎(chǔ)上用“導(dǎo)線”對(duì)元器件進(jìn)行連接，搭建原理圖，完成系統(tǒng)的頂層設(shè)計(jì)，而不是利用元件例化程序去設(shè)計(jì)。加深了對(duì)EDA技術(shù)的理解，熟悉了QuartusII軟件環(huán)境，熟練地掌握了基于VHDL硬件設(shè)計(jì)的整個(gè)流程，從設(shè)計(jì)編程到下載驗(yàn)證。最終實(shí)現(xiàn)了一個(gè)自己動(dòng)手完成的電子作品，增強(qiáng)了我們分析問(wèn)題、解決問(wèn)題的能力，培養(yǎng)了對(duì)電子工程設(shè)計(jì)的濃厚興
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