【正文】 ace中將添加Num變量。這也是一個(gè)可選的步驟，因?yàn)橄禂?shù)通過(guò)FDATool模塊仍然是有效的。10． 在MATLAB 控制臺(tái)窗口鍵入max(Num)，確定最大的系數(shù)值，它相應(yīng)地規(guī)定系數(shù)的寬度和二進(jìn)制點(diǎn)數(shù)。 DSP庫(kù)添加DAFIR ，并與產(chǎn)生的系數(shù)聯(lián)系起來(lái)。 DSP庫(kù)添加DAFIR 。(圖 715) Coefficient Structure : 選擇 Inferred from Coefficients Binary Point for Coefficients : 12 Provide Valid Ports : 不選圖715 FIR 濾波器模塊參數(shù) 3． 點(diǎn)擊OK 接受這些設(shè)置。圖716 FIR 濾波器模塊基本設(shè)計(jì)準(zhǔn)備仿真三 在Simulink中仿真FIR濾波器設(shè)置采樣輸入為FIX_8_6，輸入采樣周期為1/1500000，連接FIR 模塊到 Gateway In 和 Gateway Out 端口，利用頻譜儀研究它對(duì)線性調(diào)頻和噪聲信號(hào)的輸出。 雙擊Gateway In模塊，設(shè)置格式format 為 FIX_8_6， 采樣周期為1/1500000。 注意：以下的警告信息出現(xiàn)，因?yàn)镾imulink計(jì)算不同的采樣率，需要更新它。4． 將頻譜的屏幕放到前臺(tái)，檢查由FIR濾波器輸出的信號(hào)已經(jīng)被衰減，如圖718和圖719所示。 停止仿真。此時(shí)可以不考慮此錯(cuò)誤。7． 選擇Random Source，運(yùn)行仿真。四 完成FIR濾波器設(shè)計(jì)從 Xilinx Blockset 174。 Basic Elements庫(kù)添加delay元件到輸出端改善性能，從 Xilinx Blockset 174。 1． 從 Xilinx Blockset 174。2 從 Xilinx Blockset 174。確認(rèn)DAFIR 系數(shù)的尺寸被設(shè)置為FIX_12_12 和 Gateway In 尺寸設(shè)置為 FIX_8_6。3．從 Xilinx Blockset 174。注意：設(shè)計(jì)應(yīng)該如圖722所示。利用 System Generator 標(biāo)記產(chǎn)生編碼和以下的技術(shù)條件。 Output Width: FIX_8_6 FIR Hardware OverSampling Rate: 9 Product Family: Spartan Speed: 7 Synthesis Tool: XST Create Testbench: Unchecked FPGA System Clock Period (ns): 201． 雙擊FIR 模塊，設(shè)置硬件過(guò)采樣率為9 和滯后為 14。采樣率更新的信息將出現(xiàn)，并重新運(yùn)行仿真。 Product Family: Spartan Speed: 7 Synthesis Tool: XST Create Testbench: Unchecked FPGA System Clock Period (ns): 204． 點(diǎn)擊Generate 按鈕以產(chǎn)生設(shè)計(jì)。 6. 綜合和實(shí)現(xiàn)設(shè)計(jì)。 1． 雙擊resource estimator 模塊。 問(wèn)題：資源估計(jì)器報(bào)告的結(jié)果？Number of Slices: Number of FFs: Number of LUTs: 七 執(zhí)行硬件在環(huán)路中的校驗(yàn) 利用System Generator圖標(biāo)，產(chǎn)生硬件和校驗(yàn)，產(chǎn)生硬件和通過(guò)演示板校驗(yàn)設(shè)計(jì)工作，通過(guò)Simulink仿真設(shè)計(jì)。 Synthesis Tool: XST Create Testbench: Unchecked2． 點(diǎn)擊Generate按鈕，編譯狀態(tài)窗口打開(kāi)如圖723 所示的編譯過(guò)程的進(jìn)展。圖724 在新的Simulink 窗口打開(kāi)的被編譯的模塊4． 拷貝被編譯的模塊到設(shè)計(jì)中，如圖725所示連接此模塊。2． 連接并行電纜到演示板上提供JTAG 連接器的一邊和計(jì)算機(jī)并口的另一邊。4． 仿真結(jié)果在輸出屏幕上顯示，Simulink仿真器輸出在左邊，硬件輸出在右邊，如圖726所示。5． 當(dāng)完成后關(guān)閉電源。167。 1．利用Start Menu 224。 Xilinx ISE 224。Core Generator 打開(kāi)Core Generator System。彈出圖727所示的對(duì)話框。圖728 項(xiàng)目的器件設(shè)置4． 在Generation標(biāo)題下選擇以下的選項(xiàng)，點(diǎn)擊OK Design Entry : VHDL, Other Netlist Bus Format: BI5． 左窗口中雙擊 Digital Signal Processing 174。 圖729 濾波器的IP核選擇6． 雙擊 MAC FIR Core 入口，打開(kāi)配置窗口，如圖730。圖731為濾波器設(shè)計(jì)產(chǎn)生的文件。10． 關(guān)閉Core Generator。一般，這個(gè)文件必須由用戶產(chǎn)生，這個(gè)文件需要提供“時(shí)鐘使能”時(shí)鐘電路，它是與System Generator模塊集接口所必須的。注意：為了方便，這個(gè)文件已提供。2． 在 fir_blackbox 實(shí)體中修改reset端口輸入，使它為尺寸1的 std_logic_vector，如下所示， reset : in std_logic_vector(0 downto 0)。保存此文件，并關(guān)閉它。USE 。entity fir_blackbox is port ( input_clk : in std_logic。 reset : in std_logic。 din : in std_logic_vector(7 downto 0)。end fir_blackbox。 RESET : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 RFD : OUT STD_LOGIC。END ponent。attribute box_type of fir: ponent is black_box。end bb_arch。從Xilinx Blockset 174。分配 文件到此 Black Box 模塊。 Programs 224。 MATLAB 來(lái)打開(kāi)。一個(gè)含輸入、輸出和顯示屏和System Generator 圖標(biāo)的模型將包含在如圖732所示的模型。 Basic Elements庫(kù)添加Black Box 模塊到設(shè)計(jì)中。圖733 Black Box 配置文件對(duì)話框5． 選擇d:\DSP_E\lab5\ 文件，并點(diǎn)擊Parse Selected VHDL 按鈕分配它作為頂層實(shí)體。圖734 Black Box 模塊添加到設(shè)計(jì)中一個(gè)配置文件也被打開(kāi)，用一個(gè)頂層的VHDL實(shí)體輸入，通過(guò)它Black Box 將連接到仿真器。注意到只訪問(wèn)的VHDL 文件是頂層實(shí)體。 圖735 在Black Box連接期間產(chǎn)生的配置文件6． (39。)之前添加以下行的實(shí)體 (39。)。39。 (39。)。39。 (39。)。39。7． 利用File 174。8． 修改指明輸出端口尺寸 27 的UFIX類型為 to FIX 類型這一行 (如下所示)。Fix_27_039。五 連接Black Box 圖標(biāo)到設(shè)計(jì)的輸入和輸出，從Xilinx Blockset 174。使協(xié)同仿真模式激活，并分配ModelSim 作為協(xié)同仿真模塊。圖736 完成包含ModelSim 圖標(biāo)的設(shè)計(jì)2 雙擊Balck Box 模塊，如圖737 所示選擇ISE Simulator的仿真模式。5． 保存這個(gè)設(shè)計(jì)模型。1． 利用 Simulation 174。2． 在MATLAB命令窗口鍵入Ts=1，并按回車(chē)。ISIM 仿真器將被后臺(tái)調(diào)用，結(jié)果將顯示在Simulink的 Scope 窗口中。圖738 Simulink 系統(tǒng)周期無(wú)效設(shè)置的警告信息4．當(dāng)仿真過(guò)程開(kāi)始，在Simulink 窗口點(diǎn)擊顯示屏幕模塊，觀察其輸出，如圖739所示。圖740 顯示整個(gè)運(yùn)行輸入和輸出的屏幕6． 關(guān)閉屏幕scope 窗口。附：如果Black Box的仿真模型選擇External Cosimulator，先在Xilinx Blockset中將ModelSim模塊拖入設(shè)計(jì)中，然后雙擊Black Box模塊，在彈出的菜單中為仿真模型選擇External Cosimulator，并在HDL Cosimulator框中鍵入ModelSim，點(diǎn)擊OK。 觀察ModelSim 輸出窗口顯示的全部信號(hào)，如圖741所示。 最后，利用仿真器的副窗口中的 File 174。圖741 ModelSim 輸出顯示整個(gè)運(yùn)行七 執(zhí)行硬件在環(huán)路校驗(yàn)利用System Generator 圖標(biāo)，產(chǎn)生硬件，校驗(yàn)通過(guò)演示板的設(shè)計(jì)工作。 Save As，在文件名稱欄鍵入 fir_hwcosim 。 Compilation: Digilent _3S. (選擇硬件協(xié)同仿真 174。 Target Directory: d:/DSP/lab5/sp2e.確認(rèn)System Generator 模塊的窗口顯示part為Spartan xc3s2004ft256的器件。4． 拷貝fir__bb_hdlcosim_hwcosim 模塊，并將其添加到設(shè)計(jì)中，移去black box圖標(biāo)，連接fir_bb_hdlcosim_hwcosim到相應(yīng)的輸入和輸出完成這個(gè)設(shè)計(jì)。2． 連接并行電纜到演示板上提供JTAG 連接器的一邊和計(jì)算機(jī)并口的另一邊。圖743 設(shè)計(jì)項(xiàng)目中添加硬件協(xié)同仿真模塊4． 仿真結(jié)果在輸出屏幕上顯示。圖744 仿真結(jié)果顯示硬件輸出在上部，Simulink仿真在下部5． 當(dāng)完成時(shí)關(guān)閉電源。167。這個(gè)提供了訪問(wèn)由其他設(shè)計(jì)工程師產(chǎn)生的濾波器的方便，所以他們可以利用這個(gè)結(jié)構(gòu)在其他項(xiàng)目中。這個(gè)濾波器仍然需要參數(shù)化，達(dá)到系數(shù)可以對(duì)不同的濾波器技術(shù)條件改變。在這個(gè)實(shí)驗(yàn)中將利用雙口塊RAM存儲(chǔ)器來(lái)儲(chǔ)存數(shù)據(jù)和系數(shù)，隨數(shù)據(jù)被截獲，利用循環(huán)數(shù)據(jù)RAM緩沖器。 Data_addr 0 N1 N 2N1 ROM WE DIN_A A B Coef_addr CYCLIC COUNTER CYCLIC COUNTER LOGIC Coef_addr 92 93 94 95 … 183 92 93 94 95 96 183 92 93 94 95 96 Data_addr 0 1 2 3 …91 91 0 1 2 3 … 90 90 91 0 1 2 DIN D1 X X X …X D 2 X X X X … X D 3 X X X X X WE WE WE_B DIN_B 0 – N1 N – 2N1 WE RAM MUST BE: READ AFTER WRITE CE 圖746 循環(huán)RAM 緩沖器一 分析系數(shù)在 MATLAB 中 從d:/DSP_E/lab8 模塊，利用幾個(gè)MATLAB 指令如max 和 min分析系數(shù)，觀察系數(shù)，理解對(duì)信源的參數(shù)設(shè)置。 Programs 224。 MATLAB 來(lái)打開(kāi)。注意：這個(gè)濾波器要求的系數(shù)將加載到工作空間，變量coef 和采樣周期變量Ts打開(kāi)此文件。4． 鍵入max(coef) 觀察最大系數(shù)值。問(wèn)題1：技術(shù)條件要求12位數(shù)據(jù)的系數(shù)。7． 雙擊轉(zhuǎn)換開(kāi)關(guān)在信源之間選擇。仿真參數(shù)化后的邏輯校驗(yàn)它仍按照期望進(jìn)行工作。2． 如圖747所示，從Xilinx 模塊集選擇相應(yīng)模塊添加到設(shè)計(jì)中。 Arithmetic Type: Unsigned Count To Value: 183 4． 設(shè)置data_counter模塊的參數(shù)如下，保留其余的參數(shù)原有數(shù)值。 Number of Bits: 7 Initial Value: 0 Provide Enable Port: checked 5．添加控制邏輯，將驅(qū)動(dòng)data_counter 的en 端口以產(chǎn)生以下的數(shù)據(jù)地址序列： 0 1 2 3 … 90 91 91 0 1 2 3 ...89 90 90 91 0 1 2 3 …89 89 90 91en 6． 添加必須的邏輯，以產(chǎn)生具有以下特性的we 特性。圖748 控制系統(tǒng)的仿真結(jié)果8． 除System Generator 和 Resource Estimator 圖標(biāo)之外。9． 修改頁(yè)鏈接的名稱為相應(yīng)的名稱 (例如： coef_addr, data_addr, we)10． 參數(shù)化由counters 和 constant組成的控制邏輯Parameterize the control logic consisting of both（現(xiàn)在設(shè)置 Sample Period為T(mén)s ，因?yàn)橹粚?duì)仿真控制邏輯感興趣）。提示：以下的MATLAB 函數(shù)可以利用在模塊參數(shù)化，使得設(shè)計(jì)更靈