vhdl語言要素ppt課件-閱讀頁
2025-05-20 18:30本頁面
【正文】 CTOR 轉(zhuǎn)換成STD_LOGIC_VECTOR 由 STD_LOGIC_VECTOR轉(zhuǎn)換成BIT_VECTOR 由 BIT轉(zhuǎn)換成 STD_LOGIC 由 STD_LOGIC轉(zhuǎn)換成 BIT STD_LOGIC_ARITH包 CONV_STD_LOGIC_VECTOR(A,位長 ) CONV_INTEGER(A) 由 INTEGER,UNSIGNED 和SIGNED轉(zhuǎn)換成 STD_LOGIC_VECTOR 由 UNSIGNED和 SIGNED轉(zhuǎn)換成INTEGER STD_LOGIC_UNSIGNED包 CONV_INTEGER(A) STD_LOGIC_VECTOR 轉(zhuǎn)換成INTEGER VHDL屬性 VHDL沒有一般程序語言中的那些運(yùn)算類標(biāo)準(zhǔn)函數(shù) ,取而代之的是多種能反映和影響硬件行為的屬性。 VHDL屬性 屬性指的是關(guān)于實(shí)體、結(jié)構(gòu)體、類型及信號(hào)的一些特征。 VHDL的屬性可分為數(shù)值類屬性、函數(shù)類屬性、范圍類屬性、信號(hào)類屬性、類型類屬性。 數(shù)值類屬性 數(shù)值類屬性用于返回?cái)?shù)組、塊或一般數(shù)據(jù)的有關(guān)值，如邊界、數(shù)組長度等信息。數(shù)組在加一個(gè)長度屬性 LENGTH。 sup:IN std_logicvector(0 to 8)。 sdown?right=0。 sdown?high=8。 sup?left=0。 sup?low=0。 sup?length=9。 BEGIN leftrange:=bit32?LEFT。 return 32 uprange:=bit32?HIGH。 return 32 len:=bit32?LENGTH。共有 5種信號(hào)屬性函數(shù)，分別是 : ’ EVENT(事件 ) 。 ’ LAST_EVENT (最近一次事件到現(xiàn)在經(jīng)過多少時(shí)間 )。 ? LAST_VALUE(信號(hào)變化前的取值是什么 ) EVENT EVENT:它的值為布爾型 ,取值為 TRUE或FALSE。 利用此屬性可決定時(shí)鐘邊沿是否有效 ,即時(shí)鐘是否發(fā)生。 clk ?EVENT AND clk=?1? clk=?1? AND clk ?EVENT clk ?EVENT AND clk=?0? clk=?0? AND clk ?EVENT rising_edge(clk) falling_edge(clk) EVENT 和 ACTIVE EVENT 要求信號(hào)值發(fā)生變化； 1到 0、 0到 1 ACTIVE 信號(hào)值的任何變化， 1到 1， 1 到 0，0到 1， 0到 0； 所有的事件都是活躍，但并非所有的活躍都是事件 范圍類屬性 ’ RANGE屬性，其生成一個(gè)限制性數(shù)據(jù)對象的范圍。 data_bus ’ RANGE=15 downto 0 運(yùn)算符 VHDL與其他的高級(jí)語言十分相似，具有豐富的運(yùn)算操作符以滿足不同描述功能的需要。 x=b AND a AND d AND e。 x=b OR c OR d OR e。 a=(x1 AND x2) OR (y1 AND y2)。 并置 ,將多個(gè)對象或矢量連接成維數(shù)更大的矢量 ARCHITECTURE example OF shiftrl IS BEGIN PROCESS(a) BEGIN O1=?0?amp。 右移 O2=O1(6 DOWNTO 0)amp。 左移 O3=aamp。 合并 a,b END PROC
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