【正文】 ) AND (VPOSVMOV) AND (VPOSVMOV1) AND((HPOSHMOV2)*(HPOSHMOV2)+(VPOSVMOV2)*(VPOSVMOV2)900 OR (HMOV2HPOS)*(HMOV2HPOS)+(VPOSVMOV2)*(VPOSVMOV2)900 OR (HPOSHMOV2)*(HPOSHMOV2)+(VMOV2VPOS)*(VMOV2VPOS)900 OR (HMOV2HPOS)*(HMOV2HPOS)+(VMOV2VPOS)*(VMOV2VPOS)900) THEN RGB = 111。END IF。END PROCESS。四、圖像運(yùn)行軌跡設(shè)計(jì)我們此次的設(shè)計(jì)中，圖像的運(yùn)動(dòng)選擇了一種最簡單的軌跡，即從左向右逐行掃描，當(dāng)一行運(yùn)行結(jié)束以后，自動(dòng)進(jìn)入下一行繼續(xù)從左向右運(yùn)動(dòng)，直到運(yùn)動(dòng)到最后一行最后一列，然后再重新跳轉(zhuǎn)到第一行第一列進(jìn)入下一個(gè)循環(huán)。EVENT AND CLK1HZ = 39。 THEN IF (HMOV 580) THEN HMOV = HMOV + 60。039。 END IF。END PROCESS。HMOV為圓形的最左側(cè)端點(diǎn)，在640480的顯示區(qū)域內(nèi)，規(guī)定了圓形何時(shí)運(yùn)動(dòng)到行的最末端跳轉(zhuǎn)。EVENT AND CLK1HZ = 39。 THEN IF (HMOV 580) THEN VCLK=39。 //圖像沒有運(yùn)行完一行，不進(jìn)入下一行 ELSE VCLK=39。 //圖像運(yùn)行完一行，使其得到一個(gè)信號(hào)上升沿 END IF。END PROCESS。PROCESS(VCLK)BEGINIF VCLK39。139。 //就向下運(yùn)行60個(gè)像素點(diǎn) ELSE VMOV = (OTHERS = 39。)。END IF。 上面的程序的作用是，當(dāng)每得到一個(gè)VCLK上升沿信號(hào)，如果圖像沒有運(yùn)行到最后一行，就向下跳轉(zhuǎn)一行；如果已經(jīng)運(yùn)行到最后一行，就全屏幕消隱，過后系統(tǒng)進(jìn)入下一個(gè)程序循環(huán)。在實(shí)驗(yàn)箱上調(diào)試的程序，它的R、G、B三基色信號(hào)只有0和1的二元化值，當(dāng)進(jìn)行拓展實(shí)驗(yàn)時(shí)，需要將R、G、B信號(hào)定義成4位或者10位的位矢量，每一位賦給不同的0和1值，這樣就可以顯示更加豐富的色彩。這里的編譯（Compilation），包括以上提到的Quartus II對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。雙擊顯示錯(cuò)誤的條文，可以彈出對(duì)應(yīng)的VHDL文件。對(duì)工程編譯通過后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。第4．2節(jié) 配置加載一、引腳配置為了能對(duì)此系統(tǒng)程序進(jìn)行硬件測試，應(yīng)將其輸入輸出信號(hào)鎖定在芯片確定的引腳上，編譯后下載。二、文件加載將編譯產(chǎn)生的SOF格式文件配置進(jìn)FPGA中，進(jìn)行硬件測試。最后單擊下載標(biāo)符Start按鈕，對(duì)目標(biāo)器件配置下載。第4．3節(jié) 實(shí)驗(yàn)結(jié)果圖像能夠在VGA顯示器上按要求正確顯示。當(dāng)一個(gè)場掃描結(jié)束后，進(jìn)入下一個(gè)循環(huán)。圍繞著這一課題，我做了很多相關(guān)資料的調(diào)研，廣泛地收集了文獻(xiàn)以及相關(guān)論文。根據(jù)設(shè)計(jì)的要求，通過實(shí)驗(yàn)箱的驗(yàn)證，圖像已經(jīng)能夠正確的在VGA顯示器上得到實(shí)現(xiàn)，很好的完成了圖像數(shù)據(jù)從計(jì)算機(jī)到CRT顯示器的傳輸。歷時(shí)一個(gè)學(xué)期的畢業(yè)設(shè)計(jì)，帶我進(jìn)入了硬件電路系統(tǒng)開發(fā)的領(lǐng)域，了解了集成電路的發(fā)展?fàn)顩r與趨勢，并直接利用FPGA產(chǎn)品進(jìn)行了研究設(shè)計(jì)，讓我學(xué)到許多，感慨也很多。2．更加深入的分析和了解FPGA的內(nèi)部邏輯，內(nèi)部各模塊的結(jié)構(gòu)、功能及工作原理，了解FPGA的模塊間是怎樣聯(lián)系工作的。4．深入的了解各D/A轉(zhuǎn)換模塊的工作原理，更好的使用D/A轉(zhuǎn)換設(shè)備。參 考 文 獻(xiàn)[1] 潘松、王國棟，《VHDL實(shí)用教程》，第二版，電子科技大學(xué)出版社[2] 求是科技，《VHDL應(yīng)用開發(fā)技術(shù)與工程實(shí)踐》，第一版，人民郵電出版社[3] 潘松、黃繼業(yè)，《EDA技術(shù)與VHDL》，第一版，清華大學(xué)出版社[4] 杜剛，《電路設(shè)計(jì)與制版——protel應(yīng)用教程》，第一版，清華大學(xué)出版社[5] 董兵、朱齊丹、文睿，基于FPGA的VGA圖像控制器的設(shè)計(jì)與實(shí)現(xiàn)，應(yīng)用科技，33卷，10期[6] 鄧春健、王琦、徐秀知、馮永茂、鄭喜鳳，基于FPGA和ADV7123的VGA顯示接口的設(shè)計(jì)和應(yīng)用，29卷，4期致 謝首先我要向我的導(dǎo)師胡丹峰老師表示感謝。在胡老師的關(guān)心指導(dǎo)下，我才能順利的完成畢業(yè)設(shè)計(jì)。由于畢業(yè)設(shè)計(jì)時(shí)間比較緊，因此胡老師對(duì)我非常關(guān)心，他總是不斷地提出更新更好的方案，力求更好。在這三個(gè)月里，我查閱了很多相關(guān)的書籍資料。中期進(jìn)行得比較順利，但是后期還是遇到一點(diǎn)困難，最后經(jīng)過努力，完成了畢業(yè)設(shè)計(jì)。在這次畢業(yè)設(shè)計(jì)中，瞿亞軍同學(xué)給了我很大地幫助，遇到困難時(shí)，他總是不厭其煩地幫我思考解決方法，在這里對(duì)他表示深深的謝意。最后，對(duì)所有曾經(jīng)指導(dǎo)和幫助過我的老師和同學(xué)表達(dá)我最真摯的感謝！附 錄1 主程序LIBRARY IEEE。USE 。 HS, VS, R, G, B: OUT STD_LOGIC)。ARCHITECTURE MODELSTRU OF IMG IS COMPONENT VGA640480 PORT (CLK : IN STD_LOGIC。 HS, VS, R, G, B : OUT STD_LOGIC。 END COMPONENT。 SIGNAL COUNTER : INTEGER RANGE 0 TO N。 SIGNAL CLK25MHZ, CLK1HZ, VCLK: STD_LOGIC。 SIGNAL HPOS,VPOS,HMOV,HMOV1,HMOV2,VMOV,VMOV1,VMOV2: STD_LOGIC_VECTOR(9 DOWNTO 0)。 HMOV2=HMOV+30。 VMOV2=VMOV+30。 PROCESS(CLK50MHZ) BEGIN IF CLK50MHZ39。139。 END IF。EVENT AND CLK50MHZ = 39。 THEN IF COUNTER = N THEN COUNTER = 0。 ELSE COUNTER = COUNTER + 1。 END IF。 PROCESS(CLK25MHZ,HPOS,VPOS) BEGIN IF CLK25MHZ39。139。 ELSE RGB = 000。 END IF。 PROCESS(CLK1HZ) BEGIN IF CLK1HZ39。139。 ELSE HMOV = (OTHERS = 39。)。 END IF。 PROCESS(CLK1HZ) BEGIN IF CLK1HZ39。139。039。139。 END IF。 PROCESS(VCLK) BEGIN IF VCLK39。139。 ELSE VMOV = (OTHERS = 39。)。 END IF。 I_VGA640480: VGA640480 PORT MAP(CLK = CLK25MHZ, RGBIN = RGB, HS = HS, VS = VS, R = R, G = G, B = B, HCNTOUT = HPOS, VCNTOUT = VPOS)。 2 VGA顯示程序 LIBRARY IEEE。USE 。 RGBIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 HCNTOUT, VCNTOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。ARCHITECTURE ONE OF VGA640480 ISSIGNAL HCNT, VCNT: STD_LOGIC_VECTOR(9 DOWNTO 0)。 VCNTOUT = VCNT。 ELSE HCNT = (OTHERS = 39。)。 END IF。 PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT = 640+8) THEN IF (VCNT 525) THEN VCNT = VCNT +1。039。 END IF。 END IF。 PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT = 640+8+8) AND (HCNT 640+8+8+96) THEN HS = 39。 ELSE HS = 39。 END IF。 END PROCESS。039。139。 END PROCESS。 G = RGBIN(1)。 ELSE R = 39。 G = 39。 B = 39。 END IF。 END PROCESS。3 硬件原理圖4 PCB板電路圖3