【正文】 語句構(gòu)成）中不能通過信號或變量給循環(huán)變量賦值；離散范圍是循環(huán)變量的取值范圍，它決定了循環(huán)的次數(shù)； loop語句針對循環(huán)變量的每一個取值，執(zhí)行一遍循環(huán)體的所有順序描述語句。 p:out std—logic)。 architecture behavior of parity—checker is begin 第 10章 VHDL硬件描述語言簡介 parity—checker:process (data) variable tmp:std—logic。 for I in 7 downto 0 loop tmp:=tmp xor data(i)。 p=tmp。 end behavior。在這個例子中，大家要特別注意變量 tmp的作用。因為信號的賦值要到 process結(jié)束才能生效，不能實現(xiàn)校驗的功能。 第 10章 VHDL硬件描述語言簡介 2)while while循環(huán)的 loop ［標(biāo)號：］ while條件 loop end［標(biāo)號］ 。 第 10章 VHDL硬件描述語言簡介 6． next語句和 exit語句 1） next next next［標(biāo)號］［ when 執(zhí)行到該語句時，如果條件為“真”，則結(jié)束本次循環(huán)，跳到“標(biāo)號”規(guī)定的語句，開始下一次循環(huán)。如果“ when條件”省略，則執(zhí)行到 next語句時無條件結(jié)束本次循環(huán)。 第 10章 VHDL硬件描述語言簡介 2） exit exit語句用于結(jié)束本循環(huán) loop exit［標(biāo)號］［ when 執(zhí)行到該語句時，如果條件為“真”，則結(jié)束本循環(huán)語句，跳到“標(biāo)號”規(guī)定的語句，繼續(xù)向下執(zhí)行。如果“ when條件”省略，則執(zhí)行到 exit語句時無條件結(jié)束循環(huán)。 第 10章 VHDL硬件描述語言簡介 process語句 所有的順序描述語句都只能在進(jìn)程中使用。 s:in std—logic。 end mux2。 else f=b。 end process。 第 10章 VHDL硬件描述語言簡介 上例中， mux2是進(jìn)程名， (a,b,s)是敏感信號列表，它 在 VHDL中，任何功能相對獨立的電路模塊都可以用一個 process描述（如上例中的進(jìn)程描述了一個二選一模塊），若干個 process 進(jìn)程內(nèi)的順序描述語句可以是順序結(jié)構(gòu)、選擇結(jié)構(gòu)（分支結(jié)構(gòu)）、循環(huán)結(jié)構(gòu)。初始啟動時，進(jìn)程處于執(zhí)行狀態(tài)，進(jìn)程中的語句從前向后逐句執(zhí)行一遍。此時，只要該進(jìn)程的敏感信號列表中任何一個信號發(fā)生變化，進(jìn)程就再次處于執(zhí)行狀態(tài)。 第 10章 VHDL硬件描述語言簡介 敏感信號列表對于進(jìn)程至關(guān)重要。如果描述的是時序電路模塊，那么敏感信號列表只需要包括時鐘信號和異步清零 /置位信號。在一個process的執(zhí)行中，某個信號的值發(fā)生改變會導(dǎo)致另一個（或幾個）進(jìn)程重新執(zhí)行，如此構(gòu)成所有進(jìn)程反復(fù)執(zhí)行。 end one。 end one。引用時就會用到元件聲明和 1 ponent port end ponent元件實體名； 第 10章 VHDL硬件描述語言簡介 2 元件例化的格式如下 : 例化名：元件名 portmap ［例化元件端口 = 第 10章 VHDL硬件描述語言簡介 (1)名字關(guān)聯(lián)方式：保留關(guān)聯(lián)符號 =。 第 10章 VHDL硬件描述語言簡介 有限狀態(tài)機(jī)的設(shè)計 1．有限狀態(tài)機(jī)的分類 根據(jù)輸出與輸入之間的關(guān)系，有限狀態(tài)機(jī)可以分為兩種類型： Moore型和 Mealy型。 第 10章 VHDL硬件描述語言簡介 2 1 2 狀態(tài)機(jī)的次態(tài)邏輯、輸出邏輯和狀態(tài)寄存器一般用并行信號賦值語句、 if語句和 case語句進(jìn)行描述。以下是狀態(tài)表（見表 ）和狀態(tài)圖（見圖 ）以及實現(xiàn)此有限狀態(tài)機(jī)的 VHDL代碼。 第 10章 VHDL硬件描述語言簡介 表 Moore型狀態(tài)機(jī)的狀態(tài)表 當(dāng)前狀態(tài) 下一狀態(tài) x = 0 x = 1 輸出（ z ） s 0 s 1 s 2 s 3 s 0 s 2 s 0 s 2 s 2 s 3 s 3 s 1 0 1 1 0 第 10章 VHDL硬件描述語言簡介 圖 Moore型狀態(tài)機(jī)的狀態(tài)圖 第 10章 VHDL硬件描述語言簡介 l ibr ary iee e。 use ieee .std_logic_uns 。 x: i n s t d_l ogi c 。 e nd m oore 。 用枚舉類型進(jìn)行狀態(tài)定義 s i gna l c urre nt _s t a t e , ne xt _s t a t e : s t a t e _t ype 。 c urre nt _s t a t e = ne xt _ s t a t e 。 描述每種狀態(tài)下電路表現(xiàn)的功能 s t a t e _t ra ns : pro c e s s ( c urre n t _s t a t e , x ) be gi n ne xt _s t a t e = c urre nt _s t a t e 。 第 10章 VHDL硬件描述語言簡介 else next_state = s2。 when s1 = if x = ?0? then next_state = s0。 end if。 else next_state = s3。 when s3 = 第 10章 VHDL硬件描述語言簡介 if x = ?0? then next_state = s3。 end if。 end process。 第 10章 VHDL硬件描述語言簡介 when s1 = z = ?1?。 when s3 = z = ?0?。 end process。 第 10章 VHDL硬件描述語言簡介 2） Mealy 下面的例子將介紹一個基本的 Mealy型有限狀態(tài)機(jī)。 第 10章 VHDL硬件描述語言簡介 表 Mealy型狀態(tài)機(jī)的狀態(tài)表 當(dāng)前狀態(tài) 下一狀態(tài) 輸出（ z ） x = 0 x = 1 x = 0 x = 1 s 0 s 1 s 2 s 3 s 0 s 2 s 0 s 2 s 2 s 3 s 3 s 1 0 1 0 0 1 0 0 1 第 10章 VHDL硬件描述語言簡介 圖 Mealy型狀態(tài)機(jī)的狀態(tài)圖 第 10章 VHDL硬件描述語言簡介 library ieee。 use 。 z : out bit )。 architecture behavior of mealy is type state_type is ( s0,s1,s2,s3)。 第 10章 VHDL硬件描述語言簡介 begin 同步單元 synch : process begin wait until clock?event and clock = ?1?。 end process。 默認(rèn)狀態(tài)分配 case current_state is when s0 = if x = ?0? then z = ?0?。 第 10章 VHDL硬件描述語言簡介 else z = ?1?。 end if。 next_state = S0。 next_state = s2。 when s2 = if x = ?0? then 第 10章 VHDL硬件描述語言簡介 z = ?1?。 else z = ?0?。 end if。 next_state = s3。 next_state = s1。 end case。 end behavior。 運(yùn)算電路 邏輯符號圖如圖 所示。 use ieee .std_logic_116 。 e nt i t y l og is port(a,b ,c,d :in std_ logic。 定義輸出端口 f1, f2 end log。 cdbaf ??1 f2=(a xor b) and ((not c) x or d)。 end beha v ior 。 圖 4位二進(jìn)制加法器的邏輯符號 第 10章 VHDL硬件描述語言簡介 library ieee。 use 。 兩個 4位二進(jìn)制數(shù) ci : in std_logic。 和輸出 co : out std_logic)。 architecture arc_add4 of add4 is signal s : std_logic_vector(4 downto 0)。a)+(?0?amp。ci)。 產(chǎn)生 4位和輸出 co=s(4)。 第 10章 VHDL硬件描述語言簡介 以上描述中“ amp。a)、 (′0′amp。ci)并置后數(shù)組的長度均為 5位，進(jìn)行相加運(yùn)算后，所得結(jié)果 s的長度也為 5位。從圖中可以看出， sum和 co實現(xiàn)了 a、 b、 ci的加法運(yùn)算。 該電路的邏輯符號如圖 ，電路的輸入 /輸出對應(yīng)關(guān)系如表 。 us e i e e e .s t d_l ogi c _11 64. a l l 。 e nt i t y de c ode i s port ( A : i n s t d_l ogi c _ve c t or(9 dow nt o 0) 。 e nd d e c o de 。 當(dāng) A 9 ~ A 0 為 2F 0H 時， E 0= 0 w he n 101 11 100 01 = E = 1 11 11 101 。 w he n 101 11 100 11 = E = 11 110 11 1 。 w he n 101 11 101 01 = E = 1 101 11 11 。 w he n 101 11 101 1 1 = E = 01 11 11 11 。 當(dāng) A 9~ A 0 為 2 F 7H 時， E 7= 0 e nd c a s e 。 e nd a rc _ de c ode 。 7段譯碼器的功能是將 8421BCD碼譯成 7個信號，用以驅(qū)動 7段數(shù)碼管顯示相應(yīng)的十進(jìn)制數(shù)碼，其邏輯符號如圖 。 第 10章 VHDL硬件描述語言簡介 libraryieee。 entityseg7is port(dat:instd—logic—vector(3downto0)。 endseg7。 定義內(nèi)部信號 tmp begin process（ dat begin casedatis 第 10章 VHDL硬件描述語言簡介 when″0000=tmp=″0000001″。 輸入 0001時，顯示 1 when″0010″=tmp=″0010010″。 when″0100″=tmp=″1001100″。 when″0110″=tmp=″0100000″。 when″1000″=tmp=″0000000″。 顯示 9 when″1010″=tmp=″0001000″。 when″1100″=tmp=″0110001″。 when″1110