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正文內(nèi)容

eda課程設(shè)計數(shù)字電壓表的設(shè)計-閱讀頁

2025-06-25 10:15本頁面
  

【正文】 e of dataprocess is signal middata:std_logic_vector(7 downto 0)。 signal hdata:std_logic_vector(11 downto 0)。 signal c0:std_logic。 signal c2:std_logic。 hdata=010010000000when middata(7 downto 4)=1111else 010001001000when middata(7 downto 4)=1110else 010000010110when middata(7 downto 4)=1101else 001110000100when middata(7 downto 4)=1100else 001101010010when middata(7 downto 4)=1011else 001100100000when middata(7 downto 4)=1010else 001010001000when middata(7 downto 4)=1001else 001001010110when middata(7 downto 4)=1000else 001000100100when middata(7 downto 4)=0111else 000110010010when middata(7 downto 4)=0110else 000101100000when middata(7 downto 4)=0101else 000100101000when middata(7 downto 4)=0100else 000010010110when middata(7 downto 4)=0011else 000001100100when middata(7 downto 4)=0010else 000000110010when middata(7 downto 4)=0001else 000000000000。 c0=39。 when hdata(3 downto 0)+ldata(3 downto 0)01001 else 39。 c1=39。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。 c2=39。 when hdata(11 downto 8)+ldata(11 downto 8)01001 else 39。 vdata(3 downto 0)=hdata(3 downto 0)+ldata(3 downto 0)+0110 when c0=39。 else hdata(3 downto 0)+ldata(3 downto 0)。139。139。139。039。039。139。 vdata(11 downto 8)=hdata(11 downto 8)+ldata(11 downto 8)+0111 when c2=39。 and c1=39。 else hdata(11 downto 8)+ldata(11 downto 8)+0110 when c2=39。 and c1=39。 else hdata(11 downto 8)+ldata(11 downto 8)+0001 when c2=39。 and c1=39。 else hdata(11 downto 8)+ldata(11 downto 8)。 end architecture one。 將 8 位數(shù)字量轉(zhuǎn)化為 3 位 BCD 碼 圖中 Datain“ 11011110”,“ 1101”對應(yīng)的電壓 值位 ,其對應(yīng)的 BCD 編碼為“ 010000010110”,“ 1110”對應(yīng)的電壓值為 ,其對應(yīng)的 BCD 編碼為“ 000000101000”。四位相加的結(jié)果為 0011,由于低位有進(jìn)位,因此最終結(jié)果為 0100,。 3, Leddisplay 功能:用 LED 進(jìn)行數(shù)碼顯示。 16 use 。 use 。 ck:in std_logic。 seg:out std_logic_vector(6 downto 0)。 end leddisplay。 signal count:std_logic_vector(1 downto 0)。event and ck=39。 then count=count+1。 end process。 num=bcdcode(3 downto 0) when count=0 else bcdcode(7 downto 4) when count=1 else bcdcode(11 downto 8) when count=2 else 0000。139。039。 end one。 use 。 sel00,sel01,sel10,sel11:out std_logic)。 architecture dec of decoder2_to_4_t is begin process(sel) begin case sel is when00=sel00=39。sel01=39。sel10=39。sel11=39。 when01=sel00=39。sel01=39。sel10=39。sel11=39。 when10=sel00=39。sel01=39。sel10=39。sel11=39。 when11=sel00=39。sel01=39。sel10=39。sel11=39。 18 when others=null。 end process。 其生成項目符號: 圖 12 該模塊時序仿真圖如下: 圖 13 Sel:輸入 Sel00,Sel01,Sel10Sel11:輸出 如圖所示,輸出 Sel00,Sel01,Sel10Sel11 隨輸入 Sel 發(fā)生相應(yīng)的變化。 use 。 entity div is PORT(clk : IN std_logic。 END div。 19 SIGNAL clk_tmp: std_logic。 process(clk) begin if rising_edge(clk) then if fre_N = 99999 then fre_N = 0。 else fre_N = fre_N + 1。 end if。 END a。 6, Div1 library ieee。 use 。 clk_div: OUT std_logic)。 ARCHITECTURE a OF div1 IS SIGNAL fre_N : integer range 0 to 20210000。 BEGIN clk_div = clk_tmp。 clk_tmp = not clk_tmp。 end if。 end process。 其生成項目為: 圖 16 該模塊時序仿真圖如下: 圖 17 CLK:輸入 CLK_DIV:輸出 21 將輸入信號 CLK 進(jìn)行時鐘分頻如圖所示。扭動 ADC0809模塊的變 阻器,就可以在對應(yīng)數(shù)碼管上看 到顯示值的變化 ,變化比較連續(xù)、平滑,總體效果比較不錯,設(shè)計成功。對課題內(nèi)容有了更深一步的了解。并進(jìn)行了硬件設(shè)計,以及在 Quartus編譯平臺上仿真得出結(jié)果,驗證了系統(tǒng)的可行性。 經(jīng)實際使用證明,系統(tǒng)運行穩(wěn)定、操作方便。在課題研究的過程中,我總結(jié)出在進(jìn)行系統(tǒng)設(shè)計之前應(yīng)該仔細(xì)分析考慮可能遇到的各種問題的細(xì)節(jié)以減少出錯的機(jī)率,更要注重在實踐中總結(jié)經(jīng)驗。隨著 EDA 技術(shù)的廣泛應(yīng)用, FPGA 已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主要手段,在 QUARTUS II 環(huán)境下采用 VHDL 語 言實現(xiàn)了數(shù)據(jù)采集、轉(zhuǎn)換及顯示。傳統(tǒng)的實驗用模擬電壓表功能單一、精度低、體積大,且存在讀數(shù)時的視差,長時間連續(xù)使用易引起視覺疲勞,使用中存在諸多不便。本文采用性能優(yōu)越的 8位 A/ D 轉(zhuǎn)換器對模擬電壓采樣,以一片高性能 FPGA 芯片為控制核心,分別在軟件和硬件上實現(xiàn)了諸多功能,對電壓信號的轉(zhuǎn)換結(jié)果進(jìn)行準(zhǔn)確實時的 運算處理并送出顯示。系統(tǒng)最大限度地將所有器件集成在 FPGA 芯片上。而且邏輯單元控制靈活、適用范圍極廣,實現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。較好地克服了電壓表采用雙積分式模/數(shù)轉(zhuǎn)換器作為核心器件和采用單片機(jī)作為系統(tǒng)控制核心的缺陷,具有自己獨特的優(yōu)勢。 致謝: 在兩周的課程設(shè)計內(nèi),我的指導(dǎo)老師李斌老師給予了我很大的幫助,向老師
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