【正文】 置數(shù)值為 20 時(shí)，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形： 圖 33 時(shí)計(jì)時(shí)器信號(hào) 由上述波形可以清楚的看到：當(dāng)清 0 信號(hào)（ reset）無(wú)效時(shí)，時(shí)計(jì)時(shí)器置數(shù)，從20 時(shí)開(kāi)始計(jì)數(shù)，到 23 時(shí)回到 0，并且從 enhour 輸出一個(gè)高電平。 use 。 東北石油大學(xué)本科生課程設(shè)計(jì)（論文） 13 ENTITY hour IS PORT( clk,reset: IN STD_LOGIC。 END entity hour。 BEGIN daout = count。039。 elsif (clk39。139。 else count=000000。 elsif(count 1624) then count = count + 1。 end if。 end process。 時(shí) 計(jì)時(shí)器 是一個(gè) 24 進(jìn)制的計(jì)數(shù)器，它從分組件的脈沖信號(hào)輸出端接受脈沖信號(hào)，每當(dāng)一個(gè)脈沖信號(hào)來(lái)時(shí)，時(shí)就自動(dòng)加 1，并且輸 出個(gè)信號(hào)給時(shí)組件，直到計(jì)滿24，再將本身清零。 時(shí)間顯示 Deled（ VHDL語(yǔ)言） 代碼如下： LIBRARY ieee。 use 。 led: OUT std_logic_vector(6 downto 0))。 ARCHITECTURE fun OF deled IS BEGIN led = 1111110 when num= 0000 else 0110000 when num= 0001 else 1101101 when num= 0010 else 1111001 when num= 0011 else 0110011 when num= 0100 else 1011011 when num= 0101 else 1011111 when num= 0110 else 1110000 when num= 0111 else 1111111 when num= 1000 else 1111011 when num= 1001 else 1110111 when num= 1010 else 0011111 when num= 1011 else 1001110 when num= 1100 else 0111101 when num= 1101 else 1001111 when num= 1110 else 1000111 when num= 1111 。 Deled 模塊 是一個(gè)簡(jiǎn)單的電路，它的功能將時(shí)、分、秒三個(gè)組件中所計(jì)的數(shù)編碼后，能對(duì)應(yīng)在七段數(shù)碼管山顯示成數(shù)字形式。 use 。 ENTITY alert IS PORT( clk : IN STD_LOGIC。 speak: OUT STD_LOGIC。 END alert 。 東北石油大學(xué)本科生課程設(shè)計(jì)（論文） 15 signal count1: std_logic_vector( 1 downto 0)。 if (clk 39。139。 else count1 = count1 + 1。 end if。 end process speaker。 elsif (count = 01) then lamp = 010 。 end if。 else count = 00。 end if。 END fun 。 seltime（ VHDL 語(yǔ)言） 代碼如下： LIBRARY ieee。 use 。 sec,min : IN STD_LOGIC_VECTOR(6 downto 0)。 daout : OUT STD_LOGIC_vector (3 downto 0)。 END seltime。 BEGIN sel = count。039。 elsif (clk1 39。139。 else count = count + 1。 end if。 when 001 = daout(3) = 39。 daout(2 downto 0) = sec (6 downto 4)。 when 011 = daout(3) = 39。 daout(2 downto 0) = min (6 downto 4)。 when others = daout(3 downto 2) = 00。 end case。 譯碼 模塊 時(shí)時(shí)鐘顯示的最重要的部件，它的功能時(shí)將時(shí)、分、秒共六位譯碼輸出顯示在六位的 led 顯示器上。 東北石油大學(xué)本科生課程設(shè)計(jì)（論文） 18 第 4 章 數(shù)字鐘的頂層文件設(shè)計(jì) 設(shè)計(jì)說(shuō)明 建立數(shù)字鐘的 頂層文件 就是將已經(jīng)設(shè)計(jì)好的各個(gè)功能組件組合調(diào)用，連成一個(gè)整體，使整個(gè)系統(tǒng)按照設(shè)計(jì)要求在實(shí)際中工作起來(lái)。 use 。 speaker: out std_logic。 sel: out std_logic_vector(2 downto 0)。 end clock_top。 daout: out std_logic_vector(6 downto 0)。 END COMPONENT。 enhour: OUT STD_LOGIC。 東北石油大學(xué)本科生課程設(shè)計(jì)（論文） 19 END COMPONENT。 daout: out std_logic_vector(5 downto 0))。 ************************************************* COMPONENT alert PORT( clk: IN STD_LOGIC。 lamp: out std_logic_vector(2 downto 0)。 END COMPONENT。 sec,min:in std_logic_vector(6 downto 0)。 daout: out std_logic_vector(3 downto 0)。 END COMPONENT。 led: out std_logic_vector(6 downto 0))。 ************************************************* signal ledout: std_logic_vector(6 downto 0)。 signal second_daout,minute_daout:std_logic_vector(6 downto 0)。 signal seltime_daout:std_logic_vector(3 downto 0)。 b=ledout(1)。 d=ledout(3)。 f=ledout(5)。 dp=39。 u1: second port map( reset =reset, clk =clk, setmin =setmin, enmin =enmin_re, daout =second_daout)。 u3:hour port map( clk =enhour_re, reset =reset, daout =hour_daout)。 u5:seltime port map( clk1 =clkdsp, reset =reset, sec =second_daout, min =minute_daout, hour =hour_daout, daout =seltime_daout, sel =sel)。 end a。 圖 52 秒計(jì)時(shí)器進(jìn)位波形 由上述波形可以清楚的看到：秒計(jì)時(shí)器開(kāi)始計(jì)時(shí)，當(dāng)?shù)竭_(dá) 59 秒后，秒計(jì)時(shí)器 sec又從 0 開(kāi)始計(jì)時(shí)，同時(shí)分鐘 min 加了 1，為 58 分。 數(shù)字鐘的仿真 編譯完成后，進(jìn)入新建文件狀態(tài)。點(diǎn)擊右鍵輸入節(jié)點(diǎn)。 按引腳連線，如下圖一，連線后測(cè)試成功 整點(diǎn)報(bào)時(shí)正常 。在我校即將迎來(lái) 50 周年大慶的小學(xué)期里我們開(kāi)設(shè)了 EDA 技術(shù)這門(mén)課程，在老師的精心教導(dǎo)下我學(xué)會(huì)了 QuartusⅡ軟件的安裝及使用。在初學(xué)時(shí)我對(duì)密密麻麻的線路有些頭疼，但漸漸了解后我竟然迷戀上了繪圖，每當(dāng)精心繪制完一個(gè)原理圖運(yùn)行成功后，心中充滿了無(wú)限的喜悅 .在學(xué)習(xí)過(guò)程中 ,我也遇到了各種各樣的問(wèn)題 ,每當(dāng)遇到問(wèn)題時(shí)我會(huì)找老師和同學(xué)幫助 .同時(shí)也和同學(xué)們一起去圖書(shū)館借閱資料，上網(wǎng)查詢有關(guān)信息，經(jīng)過(guò)努力后先后完成了八位全加器 的串行與并行。 東北石油大學(xué)本科生課程設(shè)計(jì)（論文） 27 參考文獻(xiàn) [1] 潘松，王國(guó)棟， VHDL 實(shí)用教程〔 M〕 .成都 :電子科技大學(xué)出版社， 2021.(1) [2] 崔建明主編，電工電子 EDA 仿真技術(shù) 北京：高等教育出版社， 2021 [3] 李衍編著， EDA 技術(shù)入門(mén)與提高王行 西安：西安電子科技大學(xué)出版社， 2021 [4] 侯繼紅 , 李向東主編， EDA 實(shí)用技術(shù)教程 北京：中國(guó)電力出版社， 2021 [5] 沈明山編著， EDA 技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn) 北京：科學(xué)出版社， 2021 [6] 石俊斌，林輝 .在 PLD 開(kāi)發(fā)中提高 VHDL 的綜合質(zhì)量，單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2021 年，第 4 期 [7] 孫富明，李笑盈 .基于多種 EDA 工具的 FPGA 設(shè)計(jì)，電子技術(shù)應(yīng)用， 2021 年 12月，第 1 期 [8] 盧杰，賴毅 .VHDL 與數(shù)字電路設(shè)計(jì) .北京：科學(xué)出版社， 2021 [9] 鄭家龍，王小海，章安元 .集成電子技術(shù)基礎(chǔ)教程 .北京：高等教育出版社， 2021 [10] 李國(guó)麗，朱維勇 .電子技術(shù)實(shí)驗(yàn)指導(dǎo) 書(shū) .合肥：中國(guó)科技大學(xué)出版社， 2021