【正文】 由半導(dǎo)體廠 商來獨(dú)立承擔(dān)。 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可按除只讀存貯器 (EPROM)和電可擦除只讀存貯器 (EEPROM)三種。 其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù) 雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 12 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )， PAL 由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸．出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。還有一類結(jié)構(gòu)更為 靈活的邏輯器件是可編程邏輯陣列 (PLA)，它也由一個(gè)“與”平面和一個(gè)“或”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 在 PAL 的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯 GAL (Generic Array Logic)，如 GAL16V8,GAL22V10 等。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但 其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。 Altera 和 Xilinx 分別推出了類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex Programmab1e Logic Dvice)和與標(biāo)準(zhǔn)門陣列類似的 FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 13 可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 MAX II 系列 CPLD MAX II 器件屬于非易失、瞬時(shí)接通可編程邏輯系列，采用了業(yè)界突破性的 CPLD 體系結(jié)構(gòu)。低成本和低功耗的基礎(chǔ)是結(jié)合了 Altera MAX II CPLD 所有優(yōu)點(diǎn)的體系結(jié)構(gòu)，這一體系結(jié)構(gòu)同時(shí)利用了 Altera 在 FPGA 產(chǎn)品上的專業(yè)優(yōu)勢(shì) —— 查找表 (LUT) 。 MAX II CPLD 特性簡(jiǎn)介： ：基于極具突破性的新型 CPLD 架構(gòu)， MAX174。傳統(tǒng)意義上， CPLD 由基于宏單元的邏輯陣列塊（ LAB）和特定的全局布線矩陣組成。在高密度應(yīng)用環(huán)境下，基于查找表（ LUT）的 LAB 和行、列布線模式具有更高的裸片尺寸 /成本效率。 ： Altera 的 MAX II CPLD 系列自從推出以來，在低功耗應(yīng)用上大展身手，特別是新的零功耗 MAX IIZ ，它的動(dòng)態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。 Altera CPLD 能夠幫助您提高性能，同時(shí)降低功耗。 MAX IIZ CPLD 的支持在同行業(yè)的工業(yè)溫度范圍 40，電源領(lǐng)導(dǎo)到 100176。 即使在最苛刻的環(huán)境， MAX IIZ CPLD 器件也可以使成為便攜式應(yīng)用。 ： MAX II 器件提供 8 K bits 用戶可訪問 Flash 存儲(chǔ)器，可用于片內(nèi)串行 或并行非易失存儲(chǔ)。 ： MAX II 器件支持多種單端 I/O 接口標(biāo)準(zhǔn)，例如 LVTTL 、 LVCMOS 和 PCI 。 ： MAX II 器件支持工業(yè)級(jí)溫度范圍，從 40 176。 C( 結(jié)溫 ) ，用于 各種工業(yè)和其他對(duì)溫度敏感的領(lǐng)域。 C 到 +125 176。 MAX II 器件提供的密度范圍從 240 到 2210 個(gè)邏輯單元，最多達(dá) 272個(gè)用戶 I/O 管腳。該芯片共有 144 個(gè)管腳，內(nèi)部 240 個(gè)邏輯單元，如圖 所示，為該芯片的封裝圖即管腳功能。 Verilog HDL 和VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀(jì) 80 年代中期開發(fā)出來的。兩種 HDL 均為 IEEE 標(biāo)準(zhǔn)， Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由GDA(Gateway Design Automation)公司的 Phil Moorby 在 1983 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 1989 年CADENCE 公司收購了 GDA 公司，使得 Verilog HDL 成為了該公司的獨(dú)家專利。與之相比， VHDL 的學(xué)習(xí)要困難一些。 Verilog HDL 的發(fā)展歷史 1981 年 Gateway Automation(GDA)硬件描述語言公司成立。 19841985 年 Moorby 設(shè)計(jì)出第一個(gè)關(guān)于 Verilog HDL 的仿真器。 隨著 Verilog HDLXL 的成功， Verilog HDL 語言得到迅速發(fā)展。 1989 年 Cadence 公司收購了 Gateway 公司， Verilog HDL 成為Cadence 公司的私有財(cái)產(chǎn)。 1993 年，幾乎所有 ASIC 廠商都開始支持 Verilog HDL，并且認(rèn)為Verilog HDLXL 是最好的仿真器。 1995 年 12 月， IEEE 制定了 Verilog HDL 的標(biāo)準(zhǔn) IEEE13641995. 任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語言是以一種高級(jí)語言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實(shí)現(xiàn) RTL級(jí)仿真，用以驗(yàn)證設(shè)計(jì)的正確性，而不必像在傳統(tǒng)的手工設(shè)計(jì)過程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實(shí)測(cè)和調(diào)試。利用層次化、結(jié)構(gòu)化的設(shè)計(jì)方法，一個(gè)完整的硬件設(shè)計(jì)任務(wù)首先由總工程師劃分為若干個(gè)可操作的模塊，編制出相應(yīng)的模型，通過仿真加以驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師。圖 為自頂向下的示意圖，以設(shè)計(jì)樹的形式繪出。 對(duì)于設(shè)計(jì)開發(fā)整機(jī)電子產(chǎn)品的單位和個(gè)人來說，新產(chǎn)品的開發(fā)總是從系統(tǒng)級(jí)設(shè)計(jì)入手，進(jìn)行方案的總體論證、功能描述、任務(wù)和指標(biāo)的分 配。目前， EDA 技術(shù)的發(fā)展使得設(shè)計(jì)師有可能實(shí)現(xiàn)自頂向下的設(shè)計(jì)。在設(shè)計(jì)過程中的任意層次，硬件至少有一種描述形式。在集成電路設(shè)計(jì)的每個(gè)層次，硬件可以分為一些模塊，該層次的硬件結(jié)構(gòu)由這些模塊的互連描述，該層次的硬件行為由這些模塊的行為描述。在這個(gè)設(shè)計(jì)樹上，節(jié)點(diǎn)對(duì)應(yīng)著該層次上基本單元的行為描述，樹枝對(duì)應(yīng)著基本單元的結(jié)構(gòu)分解。 EDA 工具提供了有效的手段來管理錯(cuò)綜復(fù)雜的層次，即可以很方便地查看某一層次某一模塊的源代碼或電路圖以改正仿真時(shí)發(fā)現(xiàn)的錯(cuò)誤。在高層次上往往需要編寫一些行為級(jí)的模塊，通過仿真加以驗(yàn)證，其主要目 的是對(duì)系統(tǒng)性能的總體考慮和各模塊的指標(biāo)分配，并非具體電路的實(shí)現(xiàn)，因而綜合及其以后的步驟往往不需進(jìn)行。總之，具體電路是從底向上逐步實(shí)現(xiàn)的。圖 簡(jiǎn)要地說明了模塊的編譯和測(cè)試過程。 （ 1）設(shè)計(jì)開發(fā)：即從編寫設(shè)計(jì)文件→綜合→布局布線→投片生成這樣一系列步驟。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 22 對(duì)應(yīng)具體工藝器件的優(yōu)化、映像和布局布線 由于各種 ASIC 和 FPGA 器件的工藝各不相同，因而當(dāng)用不同廠家的不同器件來實(shí)現(xiàn)已驗(yàn)證的邏輯網(wǎng)標(biāo)時(shí)，需要不同的基本單元庫與布線延遲模型與之對(duì)應(yīng)才能進(jìn)行準(zhǔn)確的優(yōu)化、映像和布局布線。 Verilog HDL的基本語法 Verilog HDL 是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。 Verilog HDL 既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。 Verilog HDL 模型可以是實(shí)際電路的不同級(jí)別的抽象。 一個(gè)復(fù)雜電路的完整 Verilog HDL模型是由若干個(gè) Verilog HDL子模塊構(gòu)成的，每一個(gè)模塊又可以有若干個(gè)子模塊構(gòu)成。 Verilog HDL 行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合與算法級(jí)和 RTL 級(jí)的模型設(shè)計(jì)。 Verilog HDL 語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。 Verilog HDL 的構(gòu)造性語句可以精確地建立信號(hào)的模型。信號(hào)值可以有不同的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。其中有許多語句，如 if 語句、 case 語句等，和 C 語言中的對(duì)應(yīng)語句十分相似。 的 主要優(yōu)點(diǎn) 下面列出的是 Verilog 硬件描述語言的主要 優(yōu)點(diǎn) ： 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 25 用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 p m o s 和 n m o s 等也被內(nèi)置在語言中。 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。 線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。 Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準(zhǔn)。 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 E D A 的工具和設(shè)計(jì)者之間的 交互語言。 Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機(jī) 制進(jìn)一步擴(kuò)展。 這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消 息。 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RT L 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算 法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 在 Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 28 4 總體設(shè)計(jì)思路 總體設(shè)計(jì)框圖與設(shè)計(jì)思路 如圖 所示，是本設(shè)計(jì)的原理框圖。分頻器把實(shí)驗(yàn)板上晶振頻率（ 48MHz）分頻到我們需要的頻率 ,既 400Hz，便于觀 察。滯后模塊：目的是輸出的一路脈沖滯后于另一路脈沖 90176。 基 準(zhǔn) 時(shí) 鐘輸 入 引 腳測(cè) 試 引 腳測(cè) 試 引 腳測(cè) 試 引 腳調(diào) 頻 模 塊滯 后 模 塊分 頻 模 塊 圖 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 29 設(shè)計(jì)思路 在購買 CPLD 芯片之前，首先對(duì)所編好的程序在 Quartus II 軟件中進(jìn)行仿真，在編譯中，軟件會(huì)自動(dòng)計(jì)算出這個(gè)程序所需要的 CPLD 邏輯單元數(shù)。 另外，為了使整個(gè)設(shè)計(jì)盡量簡(jiǎn)潔，設(shè)計(jì)中采用了原理圖輸入法和 Verilog HDL 相結(jié)合，這樣也節(jié)省了更多的芯片內(nèi)部資源。 為 MAX IIEPM570T144芯片提供基準(zhǔn)時(shí)鐘的是 48MHz 的芯片，晶振脈沖由 CLK0 輸入。除以上之外，還有兩排接插件，用以引出 MAX IIEPM570T144 芯片的所有引腳。時(shí)鐘脈沖：脈沖信號(hào)是一個(gè)按一定電壓幅度，一定時(shí)間間隔連續(xù)發(fā)出的脈沖信號(hào)。頻率是描述周期性循環(huán)信號(hào)（包括脈沖信號(hào)）在單位時(shí)間內(nèi)所出現(xiàn)的脈沖數(shù)量多少的計(jì)量名稱；頻率的標(biāo)準(zhǔn)計(jì)量單位是 Hz（赫）。頻率在數(shù)學(xué)表達(dá)式中用“ f”表示，其相應(yīng)的單位有： Hz（赫）、 kHz（千赫）、 MHz（兆赫）、 GHz（吉赫）。計(jì)算脈沖信號(hào)周期的時(shí)間單位及相應(yīng)的換算關(guān)系是： s（秒）、 ms（毫秒）、μ s（微秒）、ns（納秒），其中： 1s=1000ms， 1 ms=1000μ s， 1μ s=1000ns。 USB供電是指給沒有外接電源的 USB設(shè)備供電， USB一共有 4根信號(hào)線，Ground， +5V， P+和 P。 USB 供電電壓： +5V 是標(biāo)準(zhǔn)值，允許有一定的偏差，計(jì)算機(jī) USB 口的供電電壓在 ~ 之間都符合 USB 協(xié)議的規(guī)范。不過實(shí)際設(shè)計(jì)是兩個(gè) USB 口公用一個(gè)供電的芯片，一般限制電流在 左右 (筆記本 )，或者每個(gè) USB 口使用一個(gè)芯片， 左右，所以移動(dòng)硬盤山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 32 的輔助電源不插也有可能可以正常工作 ( 英寸硬盤的最大功率一般是