【正文】 of the DDS, it sets the output of the RS flipflop. The logic 1 of the RS flipflop acting at the U/D control input of the Up/Down counter forces the DDS to rise its output frequency. On the contrary, when the second counter (2) counts two rising edges of the DDS output within a period of the unknown frequency it resets the RS flipflop39。s output will toggle, indicating alternatively that the DDS frequency is higher or lower than the unknown. This is actually an acceptable and expected condition, because (as in a voltage parator) an equality indication could not exist. In our case this is not a problem because the circuit is embedded in a closed loop. The loop will act in a manner that after some short time, the hysteresis, the situation will be reversed and so on. The duration of hysteresis is variable. This situation is controlled, as will be explained later. Although an analog implementation of the frequency parator would look more robust to noise we insisted to the digital implementation for three reasons: ease of implementation in VLSI or Programmable Logic Devices (PLDs) with no need of analog ponents, wide frequency range of operation and shorter response time. Interaction between frequency parator and digital synthesizer After the successive approximation of the unknown frequency the Frequency Comparator realizes that the synthesized frequency is higher (lower) than the unknown one and produces a logic 0 (1) at the output which mands the up/down counter to count in the down (up) direction. As previously mentioned, the output of this counter is considered to be the FSW to the DDS stage. In the case when the DDS frequency was initially lower, the synthesized frequency will increase progressively to reach the unknown one. This will not be realized by the frequency parator and the synthesized frequency will keep on increasing for some clock cycles, until the parator detects the correct relation of it39。 DDS 作為標(biāo)準(zhǔn)信號(hào)發(fā)生器在 FC 的投入之中扮演一定的角色。從比較兩個(gè)信號(hào)的輸出，控制邏輯向上 /向下計(jì)數(shù)器產(chǎn)生了。當(dāng)循環(huán)沉淀，頻率設(shè)定字給出了未知的高頻數(shù)字估計(jì)。所有額外相關(guān)的階段都被儀器的顯示器顯示出來(lái)。此外，凡任何參考頻率的脈沖在一個(gè)或多個(gè)未知一期計(jì)算方法也很常見(jiàn)。本文獻(xiàn)的第 [1]部分的某些文件處理了低頻率的測(cè)量問(wèn)題并集中在心臟（心臟）信號(hào)的頻率范圍（幾赫茲）或在電源頻率（ 5060 赫茲）。在第 [2]中，頻率由查找表的方法計(jì)算。上述方法的特點(diǎn)是開(kāi)環(huán)方法，即數(shù)字計(jì)數(shù)器來(lái)計(jì)數(shù)在預(yù)定 tinle 間隔，之后計(jì)算結(jié)果。這個(gè)術(shù)語(yǔ) “閉環(huán) ”我們用來(lái)記一些反饋排序。產(chǎn)生上述提及的受控的頻率波形是一個(gè)直接數(shù)字合成器。在限定相位跳躍的頻率設(shè)置字的控制方式下來(lái)搜尋 這些樣本。一個(gè)相位累加器產(chǎn)生連續(xù)的正弦查找表的地址，并生成一個(gè)數(shù)字正弦波輸出。最后階段，這相對(duì)于前一個(gè)主要是模擬，包括一個(gè) D / A 轉(zhuǎn)換器在一個(gè)過(guò)濾器之后。 在凡方波輸出需要的應(yīng)用中，這由一個(gè)硬限制器在經(jīng)過(guò)過(guò)濾器之后得到。對(duì)于 n位系統(tǒng)的輸出信號(hào)的頻率是按以下方式計(jì)算的 。這是該系統(tǒng)能生成的最低的頻率，也是它的頻率分辨率。它可以很容易地表明，對(duì)于任意整數(shù) m，其中 m ，所采取的時(shí)鐘周期數(shù)旨在產(chǎn)生一個(gè)輸出的正弦波周期 /米，輸出頻率（ fDDS）和頻率分辨率（ fres）給出由下列公式： fDDS= 2nm fclk? fres= fclk/2n 對(duì)于 n = 32，有一個(gè) fclk = 33 MHz 的時(shí)鐘頻率，頻率分辨率為 兆赫茲。 產(chǎn)生我們目前的設(shè)計(jì)的想法來(lái)自 DDS 的頻率分辨率極高的設(shè)備并且由它的封閉循環(huán)的形式抗干擾執(zhí)行。 一個(gè)在 DDS 系統(tǒng)的經(jīng)驗(yàn)法則是可以接受的最大合成頻率為時(shí)鐘頻率的 25％（遠(yuǎn)低于奈奎斯特限制）。在砷化鎵產(chǎn)品來(lái)看，我們可以看到，最近的 DDS 設(shè)計(jì)可以在高達(dá) 400 兆赫的時(shí)鐘頻率范圍運(yùn)作。該決議將取決于 FSW的數(shù)量和時(shí)鐘頻率。 時(shí)鐘頻率下降的影響是其最大輸出頻率，限制計(jì)數(shù)器的最大計(jì)數(shù)隨之降低。其中包括：頻率比較和 DDS。中北大學(xué) 2020 屆英文文獻(xiàn)及中文翻譯 第 3 頁(yè) 共 6 頁(yè) 這一階段也可用于測(cè)量提取 ，以顯示正確的讀數(shù) 。 最初的 DDS 頻率將有一半為它的最大值。根據(jù)比較器輸出的頻率，在每一個(gè)近似值中頻率被分成兩個(gè)并且增加或減少到 DDS 的 FSW 中。在此之后，向上 /向下計(jì)數(shù)器替代逼近機(jī)制。 或者，也可以進(jìn)行數(shù)字記錄，也可以由計(jì)算機(jī)閱讀。 頻率比較 頻率比較似乎是在設(shè)計(jì)中最關(guān)鍵的階段。它主要包括兩個(gè)二進(jìn)制計(jì)數(shù)器，共計(jì)兩個(gè)和一個(gè) RS 觸發(fā)器 。 這意味著，兩個(gè)或兩個(gè)以上的較高頻率上升邊緣的波形在較低頻率周期內(nèi)。 RS 觸發(fā)器的邏輯 “1” 在向上 /向下計(jì)數(shù)器的 U / D 的控制輸出中起作用，強(qiáng)制 DDS 升高輸出頻率。這個(gè)動(dòng)作降低了 DDS 的頻率 。不幸的是并非如此。該電路需要一些時(shí)間來(lái)實(shí)現(xiàn)正確的頻率的關(guān)系。 遲滯取決于最初的 DDS 輸出時(shí)序關(guān)系和未知頻率。 當(dāng)兩個(gè)歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個(gè)時(shí)期。這實(shí)際上是一個(gè)可以接受的和預(yù)期的條件，因?yàn)椋ㄔ陔妷罕容^器）的平等是不可能存在的跡象。該循環(huán)將采取，經(jīng)過(guò)一段短暫的時(shí)間，遲滯等情況 將得到扭轉(zhuǎn)的行動(dòng)方式。這種情況被控制，也將在后面解釋。 頻率比較器和數(shù)字合成器之間的互動(dòng) 在頻率比較器 “ 實(shí)現(xiàn) ” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知，并在控制向上 /向下計(jì)數(shù)器的輸出端產(chǎn)生計(jì)算向下 (上 )一個(gè)邏輯 0（ 1）的方向。在最初的DDS 頻率低時(shí)，合成頻率將會(huì)逐步增加，達(dá)到未知之一。在相反（降低）的情況下，同樣的現(xiàn)象也將會(huì)被觀察到。當(dāng) DDS輸出（ fDDS）已接近鰭，由于滯后性，沒(méi)有特定的頻率合成。 DDS 的輸出可以被看作是一個(gè)三角波形的頻率調(diào)制的載體。較低的形跡顯示一個(gè) 比較典型的頻率輸出。利用輔助硬件電路這個(gè)波形已被俘獲：數(shù)字至模擬轉(zhuǎn)換器（ DAC）連接到 U / D 轉(zhuǎn)換計(jì)數(shù)器（最高位），以研究操作的輸出。下跟蹤的 U / D 命令（輸入）到計(jì)數(shù)器上，而跟蹤是一個(gè)假設(shè)的 “ 調(diào)頻 ” 波形被不同的規(guī)定。相反，其相等數(shù)值存在。這里的坡度為 ? k ? fin。第一種方法是一個(gè)低頻率的工具（工作達(dá) 15 千赫）。 接下來(lái)，一個(gè)更高的頻率原型制造出來(lái)了，在此進(jìn)行更詳細(xì)的描述。這些設(shè)備和由高通 Q2240I 3S1 所生產(chǎn) DDS相互聯(lián)系。該 12 位輸出的 LUT送入到由模擬設(shè)備 AD9713B 發(fā)出的 D / A 轉(zhuǎn)換器中。 由于 DAC 工作，生成的正弦波具有較高的諧波。這次調(diào)整階段一部分實(shí)施在 PLD 一部分在微控制器。該微控制器還控制著整個(gè)運(yùn)作的原型。在數(shù)字示波器的幫助下，測(cè)量采用較低速度跟蹤檢查。 4 結(jié)論 在該文件中頻率測(cè)量的替代方法已經(jīng)提出。另一方面，由于 DDS 的固有高頻率的特點(diǎn)，該方法的精度非常高。與常規(guī)方法的比較已經(jīng)給出，兩個(gè)原型已建成并在實(shí)驗(yàn)室測(cè)試。換句話說(shuō)，循環(huán)有能力按照輸入信號(hào)頻率的變化而改變。另一個(gè)重要優(yōu)勢(shì)是該系統(tǒng)的抗噪聲能力，由于其閉環(huán)的性質(zhì)。 這主要是因?yàn)楸疚牡哪康氖且岢鲆粋€(gè)頻率測(cè)量的替代原理。