【正文】 的內(nèi)部邏輯功能和管腳的信號(hào)方式。對于 FPGA/CPLD 器件 ,常用的硬件描述語言有 VHDL 和 Verilog 等。設(shè)計(jì)者可用它進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。 Verilog HDL 和 VHDL 都是用于邏輯設(shè)計(jì)的硬件描述語言，其共同的特點(diǎn)在于：能形式化的抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可借用高級(jí)語言的精巧結(jié)構(gòu)來簡化電路行為的描述；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無關(guān)；便于文檔管理；易于理解和設(shè)計(jì)重用。與 VHDL 相比， Verilog HDL 的更大優(yōu)點(diǎn)為：它是一種非常容易掌握的硬件描述語言，只要有 C語言的編程基礎(chǔ)，通過 20學(xué)時(shí)的學(xué)習(xí)，再經(jīng)過一段時(shí)間的實(shí)際操作，一般可在 23 個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。 MAX+plusII 介紹 MAX+plusII 是開發(fā) ALTERA 公司 FPGA 產(chǎn)品（包括 MAX 和 FLEX 系列）的軟件工具。 MAX+plusⅡ被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件 ,它支持原理圖、 VHDL 和 Verilog語言文本文件 ,以及波形與 EDIF等格式的文件作為設(shè)計(jì)輸入。 MAX+plusII 具有門級(jí)仿真器 ,可以進(jìn)行功能仿真和時(shí)序仿真 ,能夠產(chǎn)生精確的仿真結(jié)果。 器件的介紹與選擇 該系統(tǒng)選用了 ALTERA 公司推出的 MAX7000 系列的可編程邏輯器件 EPM7032LC446。它是高密度、高性能的 CMOS EPLD器件。 系統(tǒng)選用 4個(gè)數(shù)碼管來顯示倒計(jì)時(shí)時(shí)間，用 6個(gè)發(fā)光二極管來替代實(shí)際生活中的紅黃綠交通信號(hào)燈，考慮到實(shí)際電路的需要，分別在可編程邏輯器件與數(shù)碼管以及發(fā)光二極管之間放上限流電阻，以避免數(shù)碼管及發(fā)光二極管由于電流過大而燒壞，當(dāng)然也不能加太大電阻，以避免數(shù)碼管及發(fā)光二極管的亮度不夠，因此，一般選 330Ω 1KΩ。用一個(gè)點(diǎn)動(dòng)開關(guān) SW2 用于整個(gè)系統(tǒng)的總復(fù)位。分別有以下 11 個(gè)模塊： （ 1） 主控模塊 CONTROL：控制系統(tǒng)輸入與輸出之間的聯(lián)系。 （ 3） 5 秒倒計(jì)時(shí)模塊 COUNTER05：倒計(jì)時(shí) 5 秒， 5 秒為黃燈點(diǎn)亮?xí)r間。 （ 5） 倒計(jì)時(shí)時(shí)間選擇模塊 CONTERSELECT：選擇 不同的倒計(jì)時(shí)時(shí)間。 （ 7） 1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊 FDIV1HZ：通過分頻得到 1HZ 的時(shí)鐘信號(hào)。 （ 9） 動(dòng)態(tài)選擇驅(qū)動(dòng)模塊 DISPSELECT：驅(qū)動(dòng)動(dòng)態(tài)選擇數(shù)碼管進(jìn)行分時(shí)顯示。 （ 11） 顯 示數(shù)據(jù)譯碼模塊 DISPDECODER： 4 位碼譯成 8 位數(shù)碼管的顯示數(shù)據(jù)。 主控模塊 CONTROL 該模塊主要完成根據(jù)外部輸入信號(hào) Reset、 SW控制輸出 ， 用于控制交通燈的信號(hào) RedRed Yellow Green Green2。 該模塊的模塊框圖如圖 31(a)所示： 圖 31（ a） 主控模塊 CONTROL 的模塊框圖 該模塊定義輸入端口定義如下： ● RST：總體復(fù)位，用于復(fù)位整個(gè)系統(tǒng)。 7 ● SW1：模式選擇，用于選擇自動(dòng)模式和人為監(jiān)督模式。計(jì)數(shù) 55秒后，方向 1的綠燈熄滅黃燈亮，再計(jì)數(shù) 5秒后，方向 1的黃燈熄滅紅燈亮， 同時(shí)方向 2的綠燈亮，然后方向 2 重復(fù)方向 1 的過程，這樣就實(shí)現(xiàn)了無人自動(dòng)控制交通燈。 ● EN_in：控制紅黃綠燈切換的驅(qū)動(dòng)使能信號(hào)。其中 EN_in=00 時(shí)，方向 2 紅燈亮，方向 1 綠燈亮； EN_in=01 時(shí)，方向 2 紅燈亮，方向 1黃燈亮； EN_in=10 時(shí)，方向 2 綠燈亮，方向 1 紅燈亮； EN_in=11 時(shí)，方向 2 黃燈亮，方向 1 紅燈亮。 ● Red2：方向 2 上的紅燈。 ● Yellow2：方向 2上的黃燈。 ● Green2：方向 2上的綠燈。 圖 31（ b） 主控模塊的仿真波形 從圖 31(b)可以簡單的檢查主控模塊 CONTROL 設(shè)計(jì)的邏輯上的正確性 ，同時(shí)也可以看到一些簡單的延時(shí)信息。實(shí)際中在 1分鐘內(nèi)還要有綠到黃燈的轉(zhuǎn)換以提醒車輛與行人，所以選擇了 55秒作為綠燈的點(diǎn)亮?xí)r間。經(jīng)過分頻后，這個(gè)時(shí)鐘信號(hào)頻率為 1HZ 的方波信號(hào)，在時(shí)鐘的上升沿 ，計(jì)數(shù)器響應(yīng)。復(fù)位后，計(jì)數(shù)器恢復(fù)原始狀態(tài)。默認(rèn) RST 為高電平，工作在計(jì)數(shù)狀態(tài)。 該模塊定義輸出端口如下： ● D_OUT1：計(jì)數(shù)器的高位輸出，經(jīng)過譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的高位。 ● C_OUT：計(jì)數(shù)器計(jì)數(shù)到時(shí)脈沖 輸出，當(dāng)計(jì)數(shù)器計(jì)數(shù)到設(shè)定時(shí)間時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖信號(hào)，用于驅(qū)動(dòng)狀態(tài)的改變。 圖 32(b) 55秒倒計(jì)時(shí)模塊 COUNTER55仿真波形 從圖 32(b)可以簡單的檢查 55 秒倒計(jì)時(shí)模塊 COUNTER55 設(shè)計(jì)的邏輯上的正確性，同時(shí)也可以看到一些簡單的延時(shí)信息。實(shí)際中在 1分鐘內(nèi)還要有紅到黃燈的轉(zhuǎn)換以提醒車輛與行人，所以選擇 了 55 秒作為紅燈的點(diǎn)亮?xí)r間后，黃燈的點(diǎn)亮?xí)r間必定是 5 秒。經(jīng)過分頻后，這個(gè)時(shí)鐘信號(hào)為頻率為 1HZ 的方波信號(hào)，在時(shí)鐘的上升沿，計(jì)數(shù)器響應(yīng)。復(fù)位后，計(jì)數(shù)器恢復(fù)原始狀態(tài)。 ● C_EN：計(jì)數(shù)器的使能信號(hào)，在時(shí)鐘信號(hào)下，在這個(gè)信號(hào)為高電平時(shí)，計(jì)數(shù)器才工作與計(jì)數(shù)狀態(tài)，否則，計(jì)數(shù)器工作與保持狀態(tài)。 ● D_OUT0：計(jì)數(shù)器的低位輸出，經(jīng)過譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的低位。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 33（ b）所示。 10 該模塊的模塊框圖如圖 34（ a）所示： 圖 34（ a） 倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊 SCAN的模塊框圖 該模塊定義輸入端口如下： ● EN_in1：高位驅(qū)動(dòng)信號(hào)，來源與 55 秒倒計(jì)時(shí)的信號(hào)，當(dāng)計(jì)數(shù)器計(jì)時(shí)完成后，產(chǎn)生這個(gè)脈沖來驅(qū)動(dòng)狀態(tài)的改變。 該模塊定義輸出端口如下： ● SDATA：狀態(tài)輸出，輸出當(dāng)前狀態(tài)。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 33（ b）所示。 該模塊的模塊框圖如圖 35（ a）所示： 11 圖 35（ a） 倒計(jì)時(shí)時(shí)間選擇模塊 COUNTERSELECT 的模塊框圖 該模塊定義輸入端口如下： ● D_IN：狀態(tài)變化輸入信號(hào)，主要是“ 00， 01， 10， 11”四種狀態(tài)的 變化，與倒計(jì)時(shí)時(shí)間長短的選擇信號(hào)同步。分別在狀態(tài)輸入“ 00， 10”這兩種狀態(tài)時(shí)，即對應(yīng)綠燈點(diǎn)亮?xí)r間，輸出高電平，使能 55 秒倒計(jì)時(shí)計(jì)數(shù)器。分別在狀態(tài)輸入“ 01， 11”這兩種狀態(tài)時(shí)，即對應(yīng)黃燈點(diǎn)亮?xí)r間，輸出高電平，使能 5秒倒計(jì)時(shí)計(jì)數(shù)器。 圖 35（ b） 倒計(jì)時(shí)時(shí)間 選擇模塊 COUNTERSELECT 的仿真波形 1KHZ 時(shí)鐘信號(hào)模塊 FDIV1KHZ 該模塊主要完成從開發(fā)試驗(yàn)板上 10MHZ 的全局時(shí)鐘信號(hào)經(jīng)過分頻得到 1KHZ 的時(shí)鐘信號(hào)，即完成一個(gè) 10000 分頻的分頻器。 該模塊的模塊框圖入圖 36（ a）所示： 圖 36（ a） 1KHZ時(shí)鐘信號(hào)模塊 FDIV1KHZ的模塊框圖 12 該模塊定義輸入端口如下： ● CLK_IN：時(shí)鐘輸入信號(hào)，來源于全局時(shí)鐘信號(hào) 10MHZ 的外部輸入。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 36（ b）所示。設(shè)計(jì)過程 與模塊 6 的設(shè)計(jì)過程基本相同。 該模塊定義輸出端口如下： ● CLK_OUT：時(shí)鐘輸出信號(hào)，經(jīng)過分頻后輸出 1HZ 的時(shí)鐘信號(hào)，用于驅(qū)動(dòng)秒級(jí)的計(jì)時(shí)器。 圖 37（ b） 1HZ計(jì)數(shù)時(shí)鐘信號(hào)模塊 FDIV1HZ的仿真波形 倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊 DATAMUX 該模塊主要完成兩組不同倒計(jì)時(shí)時(shí)間數(shù)據(jù)的選擇輸出到后續(xù)顯示模塊。 ● D_IN2： 4 位 BCD 碼輸入信號(hào) 2，來源于 5秒倒計(jì)時(shí)計(jì)時(shí)器的低位 BCD碼輸出，取值范圍為 09。 ● D_IN0： 4 位 BCD 碼輸入信號(hào) 0，來源于 55 秒倒計(jì)時(shí)計(jì)時(shí)器的低位 BCD 碼輸出，取值范圍為 05。 該模塊定義輸出端口定義： ● D_OUT1：輸出高位 BCD 碼，在 SEL 的驅(qū)動(dòng)使能下分別選擇 D_IN1 或者 D_IN3,當(dāng)SEL=“ 00”或“ 10”時(shí)選擇 D_IN1；當(dāng) SEL=“ 01”或“ 11”時(shí)選擇 D_IN3。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 38（ b）所示。動(dòng)態(tài)顯示即分時(shí)顯示，但是時(shí)間間隔的選擇既要保證人眼看起來是同時(shí)顯示，既不會(huì)出現(xiàn)兩位數(shù)字的斷續(xù)顯示，又要保證不會(huì)覆蓋顯示數(shù)字，即不會(huì)出現(xiàn)上個(gè)數(shù)字與下個(gè)數(shù)字之間的顯示過快使得人眼來不及分辨。 該模塊定義輸出端口如下： ● D_OUT：動(dòng)態(tài)選擇 循環(huán)輸出信號(hào)，在 1KHZ 時(shí)鐘信號(hào)的驅(qū)動(dòng)下，產(chǎn)生“ 01”，“ 10” 序列，用于選擇數(shù)碼管，以達(dá)到動(dòng)態(tài)顯示。 圖 39(b) 動(dòng)態(tài)顯示驅(qū)動(dòng)模塊 DISPSELECT的仿真波形 顯示數(shù)據(jù)多路選擇模塊 DISPMUX 該模塊主要完成數(shù)碼管顯示數(shù)據(jù)的分時(shí)選擇，以實(shí)現(xiàn)分時(shí)動(dòng)態(tài)顯示。 ● D_IN1：顯示數(shù)據(jù)高位輸入信號(hào)，為 4位 BCD碼。 該模塊定義輸出端口如下： ● D_OUT：顯示數(shù)據(jù)輸出，在 SEL 的驅(qū)動(dòng)下，分別選擇 D_IN0 與 D_IN1。 在 MAX + plusⅡ軟件中編譯和波 形仿真后得到的波形如圖 310（ b）所示。 該模塊的模塊框圖如圖 311（ a）所示： 圖 311（ a） 顯示數(shù)據(jù)譯碼模塊 DISPDECODER的模塊 該模塊定義輸入端口如下： ● DATA_IN： 4位 BCD 碼輸入信號(hào)。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 311（ b）所示。需要將這些小模塊連接起來完成整個(gè)系統(tǒng)的 16 設(shè)計(jì)，即進(jìn)行頂層電路的設(shè)計(jì)。因此，我選擇了 第二種方式，即基于原理圖的設(shè)計(jì)。在這個(gè)交通燈的系統(tǒng)設(shè) 計(jì)中，能夠保證在確定的時(shí)間，倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確的變化。 18 參考文獻(xiàn) [1] 劉寶琴，張芳蘭，田立生等 .ALTERA可編程邏輯器件及其應(yīng)用 .北京：清華大學(xué)出版社 ,1995 [2] 趙雅興 .FPGA原理、設(shè)計(jì)與應(yīng)用 .天津大學(xué)出版社 ,1998 [3] 夏宇聞 .Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 .北京航空航天大學(xué)出版社 ,2021 [4] 李廣軍等著 .可編程 ASIC設(shè) 計(jì)與應(yīng)用 .成都：電子科技大學(xué)出版社 ,2021 [5] 徐志軍等著 .CPLD/FPGA的開發(fā)與應(yīng)用 .北京：電子工業(yè)出版社 ,2021 [6] 翁大元等著 .FPGA設(shè)計(jì)與應(yīng)用 .西安：西安電子科技大學(xué)出版社 ,2021 [7] 夏宇聞 .從算法設(shè)計(jì)到硬件邏輯的實(shí)現(xiàn) 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL設(shè)計(jì)技術(shù)和方法 .北京：高等教育出版社 ,2021 [8] 陳雪松，滕立中編著 .VHDL入門與應(yīng)用 .北京 :人民郵電出版社 ,2021 [9] 劉玉琴，沈雅芬 .計(jì)算機(jī)電路基礎(chǔ) (1).北京 :中央廣播電視大學(xué)出版社 ,2021 [10] 邊計(jì)年，薛宏熙譯 .用 VHDL設(shè)計(jì)電子線路 .北京 :清華大學(xué)出版社 ,2021 [11] WenNuan,Zibin Dai,Yongfu IMPLEMENTATION OF RSA PUBLICKEY CRYPTOGRAPHIC COPROCESSOR BASED ON SYSTOLIC LINEAR ARRAY technology magazine， 2021 19