【正文】 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部?jī)?nèi)容。 論文工作設(shè)計(jì)了一個(gè) 電源 電壓 為 ，精度 為 12 位，速度 為 500kS/s 的低功耗逐次逼近 ADC。 研究工作主要分為三個(gè)部分： ① 研究設(shè)計(jì)了一個(gè)分段電容 式數(shù)模轉(zhuǎn)換器（ DAC） ，高端低端各 6 位，共有 128 個(gè)單位電容，減小了芯片面積，降低了動(dòng)態(tài)功耗，而且高 3 位采用溫度計(jì)編碼，保證了 DAC 高位的單調(diào)性；分段電容陣列的版圖采 用共中心的對(duì)稱布局，以提高電容的匹配精度 。比較器 由三級(jí)前置放大器和一級(jí)鎖存器組成，根據(jù)每級(jí)前置放大器的位置不同，對(duì)它們的增益、帶寬、功耗進(jìn)行了優(yōu)化，每級(jí)前置放大器和模擬 緩沖級(jí) 電路的設(shè)計(jì)也減小了回程噪聲的影響；比較器的設(shè)計(jì)應(yīng)用了失調(diào)校準(zhǔn)技術(shù) 。 ③ 對(duì)控制電路進(jìn)行了 研究設(shè)計(jì) 。 論文工作在完成 ADC 電路設(shè)計(jì)仿真的基礎(chǔ)上，完成了 整個(gè)電路的 物理版圖設(shè)計(jì) 、后仿真 及芯片的測(cè)試 。 實(shí)測(cè)結(jié)果顯示，在 500kS/s 下，其SNDR 為 ，即 ENOB 為 位， |DNL|小于 2LSB， |INL|小于 4LSB，功耗 為 。數(shù)字信號(hào)處理技術(shù)和通信產(chǎn)業(yè)的迅猛發(fā)展， 推動(dòng)著 ADC 逐步向高速度、高精度和低功耗的方向發(fā)展。 高速度 ADC 的典型結(jié)構(gòu)是 Flash型 ADC，高精度 ADC 的典型 結(jié)構(gòu)是 ∑ Δ 型 ADC，這兩種結(jié)構(gòu)分別在速度、精度方面具有絕對(duì)優(yōu)勢(shì) ， 在速度、精度兩個(gè)垂直市場(chǎng)上得到了廣泛應(yīng)用。 2 4 6 8 1 0 1 2 1 4 1 6 1 8 2 0 2 2 2 4 2 61 0 K1 0 0 K1 M1 0 M1 0 0 M1 G1 0 G1 0 0 G1 T逐 次 逼 近A D CF l a s hA D C兩 步A D C∑ ΔA D C精 度 （ b i t ）采樣率（S/s） 圖 逐次逼近 ADC 與其他 ADC 在精度、速度方面的對(duì)比 逐次逼近 ADC 具有 中等 轉(zhuǎn)換精度（一般 8～ 16 位 ）和 中等 轉(zhuǎn)換速度（一般5MS/s 以下），采用 CMOS 工藝制造時(shí)可以保證較低 的 功耗和較小 的 芯片 面積，而且易于實(shí)現(xiàn)多路轉(zhuǎn)換，因此在精度、速度、功耗和成本方面具有綜合優(yōu)勢(shì)，市場(chǎng)應(yīng)用廣泛。 例如在傳感器網(wǎng)絡(luò)應(yīng)用中，成千上萬(wàn) 個(gè) 傳感器節(jié)點(diǎn)由 1 塊電池或者幾平方毫米的太陽(yáng)能電池供電，這就要求每個(gè)傳感器節(jié)點(diǎn)面積小、成本低，而且 這些節(jié)點(diǎn)能夠長(zhǎng)時(shí)間工作 ， 消耗能量很小 [3]， 逐次逼近 ADC 正好具有面積小、功耗低、成本低的優(yōu)勢(shì)。 在 醫(yī)療 儀器方面， 逐次逼近 ADC 廣泛應(yīng)用 于 成像系統(tǒng)，例如 CT掃描儀、MRI 和 X 射線系統(tǒng) 。 逐次逼近 ADC 功耗低、面積小等優(yōu)勢(shì)在便攜式 醫(yī)療 儀器應(yīng)用（血液分析 、血壓監(jiān)測(cè)、心臟監(jiān)測(cè)、脈搏測(cè)量等）中得到充分發(fā)揮 [5]。 目前幾個(gè)做混合信號(hào) IP 核的大公司，例如 ChipIdea、 Nordic、 Qualcore，用作微處理輔助 ADC 接口的 IP 核主要是逐次逼近結(jié)構(gòu)。研究工作大體包括以下幾個(gè)方面： 了解逐次逼近 ADC 的工作原理、典型結(jié)構(gòu)、發(fā)展歷史與國(guó)內(nèi)外的研究現(xiàn)狀； 研究逐次逼近 ADC 的三個(gè)核心模塊： DAC、比較器與數(shù)字控制部分； 設(shè)計(jì)逐次逼近 ADC 的模擬部分，包括 DAC、比較器、偏置電路、模擬緩沖級(jí) 等，進(jìn)行前仿真、版圖設(shè)計(jì)、后仿真等 模擬集成電路設(shè)計(jì) 流程； 第 1 章 引言 3 使用 verilog 硬件描述語(yǔ)言 對(duì)數(shù)字控制部分進(jìn)行 RTL 代碼描述，進(jìn)行前仿真、綜合、后仿真、布局布線等 數(shù)字集成電路設(shè)計(jì) 流程； 利用 Cadence spectreVerilog 仿真器對(duì)整 個(gè)芯片進(jìn)行數(shù)?；旌戏抡妗? 電源 PCB 板與逐次逼近 ADC 測(cè)試 PCB 板的設(shè)計(jì)。 論文各部分主要內(nèi)容 第 2 章 介紹逐次逼近 ADC 的工作原理、典型結(jié)構(gòu)與國(guó)內(nèi)外發(fā)展現(xiàn)狀； 第 3 章 討論關(guān)鍵模塊 DAC 的設(shè)計(jì)，給出電路結(jié)構(gòu)與仿真結(jié)果； 第 4 章 研究關(guān)鍵模塊比較器， 分析 電路結(jié)構(gòu)與仿真結(jié)果； 第 5 章 論述數(shù)字控制部分的功能，列出 verilog 代碼與仿真結(jié)果； 第 6 章 描述數(shù)?；旌戏抡媪鞒桃约罢w芯片仿真結(jié)果； 第 7 章 闡述測(cè)試過(guò) 程，并對(duì)測(cè)試結(jié)果進(jìn)行分析； 第 8 章 總結(jié)研究工作，并對(duì)未來(lái)工作進(jìn)行展望。 采 樣 / 保 持比較器數(shù) 字 控 制 部 分其 他 模 擬 電 路D A CV i nV r e fC L KO U TS A R 圖 逐次 逼近 ADC 的基本結(jié)構(gòu) 逐次逼近 ADC 使用二進(jìn)制搜索算法 使 DAC 的輸出 逐次逼近輸入的模擬信號(hào)， 對(duì)于 N 位逐次逼近 ADC 至少需要 N 個(gè)轉(zhuǎn)換周期 。如果 Vin 1/2 Vref，那么比較器輸出 1， SAR 最高位定為 1；否則，如果 Vin 1/2 Vref，那么比較器輸出0， SAR 最高位定為 0。依此類推，直到 SAR 的最低位確定為止，第 2 章 逐次逼近 ADC 概述 5 這樣 SAR 的值即 逐次逼近 ADC 的最終輸出。 V r e f189。 V r e fV r e fVD A CtV i nb i t 2 = 1 b i t 1 = 0 b i t 0 = 0 圖 3 位逐次逼近 ADC 的 DAC 輸出電壓 圖 是一個(gè) 3 位逐次逼近 ADC 逐次逼近 過(guò)程中 DAC 輸出電壓的示意圖 ，X 軸表示時(shí)間， Y 軸表示 DAC 輸出電壓。 逐次逼近 ADC 的典型結(jié)構(gòu) 逐次逼近 ADC 的原理比較簡(jiǎn)單，但是 具體實(shí)現(xiàn)結(jié)構(gòu) 多種多樣，每種 結(jié)構(gòu) 都各有優(yōu)劣。 電壓定標(biāo)型逐次逼近 ADC 電壓定標(biāo)型逐次逼近 ADC 出現(xiàn)最早，工作原理最簡(jiǎn)單。 第 2 章 逐次逼近 ADC 概述 6 V re fV o u tS0S1S2S3S2N2S2N1R0R1R2R2N2R2N1 圖 電阻串 DAC 圖 的 電阻串 DAC 輸出電容比較大，而且開(kāi)關(guān)控制信號(hào)線數(shù)量龐大， N位 DAC 需要 2N 條單獨(dú)的開(kāi)關(guān)控制信號(hào)線，因 此常常使用開(kāi)關(guān)樹的結(jié)構(gòu)，如圖 所示 [6]。 V r e fR0R1R2R2N 2R2N 1R2N 4R2N 30D0000D00D01111? ????V o u t N1DN1D 圖 使用開(kāi)關(guān)樹的電阻串 DAC 由電阻串 DAC 組成的電壓定標(biāo)型 逐次逼近 ADC，最大的優(yōu)勢(shì)是能夠保證良好的單調(diào)性，得到了工業(yè)應(yīng)用 [7]，但對(duì)于 N 位 逐次逼近 ADC 需要 2N 個(gè)單位電第 2 章 逐次逼近 ADC 概述 7 阻，隨著位數(shù)的增多，單位電阻和開(kāi)關(guān)呈指數(shù)增加，例如，對(duì)于 8 位這種類型的 逐次逼近 ADC，就需要 256 個(gè)單 位電阻和 510 個(gè)開(kāi)關(guān)，這么多單元所占芯片面積是可觀的。常見(jiàn)的電流定標(biāo) 型逐次逼近 ADC 又可以分為兩種，一種使用二進(jìn)制加權(quán)的電流源陣列，一種使用 R2R 階梯。使用 MOS 管組成的這種結(jié)構(gòu)，由于使用了電流開(kāi)關(guān)，所以轉(zhuǎn)換速度較 快，但是 MOS 管的閾值電壓變化較大， MOS 管參數(shù)的匹配誤差會(huì)影響二進(jìn)制加權(quán)電流 源 的匹配，給 逐次逼近 ADC 帶來(lái)了較大的精度誤差。 第 2 章 逐次逼近 ADC 概述 8 運(yùn)放V r e fV o u tR fRR R2 R2 R2 R2 R2 RSN 1SN 2SN 3S0DN 1( M S B )DN 2DN 2D0( L S B ) 圖 R2R 階梯 逐次逼近 ADC 然而，開(kāi)關(guān)導(dǎo)通電阻并不為零，這樣 R2R 階梯就存在 匹配 誤差 。 R2 R 2 R2 RΔ R Δ R Δ RΔ R / 2冗 余 開(kāi) 關(guān) ( 常 閉 合 ) 圖 使用冗余開(kāi)關(guān)減小 R2R 階梯匹配誤差 使用 R2R 階梯的電流定標(biāo) 型逐次逼近 ADC，可以在低電壓供電的情況下正常工作。這種結(jié)構(gòu)在雙極型工藝中使用較多。按照電容的組織方式， 可以 分為并行電容方式和串行電容方式。 并行電容結(jié)構(gòu) 逐次逼近 ADC 的 轉(zhuǎn)換過(guò)程大致可以分為三步。第二步是保持模式（圖 ） ，上極板接地的開(kāi)關(guān)斷開(kāi)，下極板接地，這樣上極板的電壓變成 Vx = V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n+ 圖 保持模式 Vin。如果Vx 0，即 Vin 1/2 Vref，那么比較器輸出 0， MSB = 1；如果 Vx 0，即 Vin 1/2 Vref，那么比較器輸出 1， MSB = 0。相似的，次高位的測(cè)試可以通過(guò)將次高位對(duì)應(yīng)的電容下極板連接到Vref來(lái)實(shí)現(xiàn)，這會(huì)使 Vx 增加 1/4 Vref，即 Vx = Vin + D7 * 1/2 Vref + 1/4 Vref。 V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n + 1 / 2 V r e f+ 圖 再分配模式 利用二進(jìn)制加權(quán)電容陣列的電荷再分配完成二進(jìn)制搜索算法，是目前應(yīng)用較廣泛的 主流 逐次逼近方式 [1][3][11][12][13]，它的轉(zhuǎn)換速度比較快，而且稍做修改即可在只有一個(gè)參考電壓的情況下對(duì)有極性的輸入電壓進(jìn)行轉(zhuǎn) 換，而且 由于電容的溫度系數(shù)比電阻低的多，所以它對(duì)工作溫度的變化不是很敏感。不使用校準(zhǔn)技術(shù)，電容匹配精度可以達(dá)到 %，如果 精心設(shè)計(jì) 版圖 布局 ，大概能做到 12 位 左右。二進(jìn)制加權(quán)的電容陣列隨著 逐次逼近 ADC 位數(shù)的增多，電容值呈指數(shù)增加， 降低了轉(zhuǎn)換速度，也占用了較大芯片面積 ， 可以使用分段 電容 的方式 解決這個(gè)問(wèn)題 。其工作原理與二進(jìn)制加權(quán)電容陣列逐次逼近 ADC相似：首先采樣階 段，所有電容下極板與輸入模擬信號(hào) Vin 相接， SGND 閉合；然后保持階段， S8～ S0 都接地， SGND 斷開(kāi)；最后再分配階段， Sn（ n=1,2,? ,8）第 2 章 逐次逼近 ADC 概述 11 接到 Vref代表第 n 位為 1。 V i n V r e f比較器C s ＝ C8 C4 C2 CCC2 C4 C8 CS4S3S2S1S8S7S6S5SG N DSI NC c = CS0X+ 圖 改進(jìn)的分段電容逐次逼近 ADC 第 2 章 逐次逼近 ADC 概述 12 圖 的分段電容結(jié)構(gòu)工作過(guò)程如下：首先采樣階段， S4～ S1 接地， S8～S5 以及 S0 接 Vin， SGND 閉合，則 Qx = 16CVin；然后保持階段， S8～ S0 都接地，SGND 斷開(kāi)，則 Vx = 256/271 Vin；最后再分配階段， SIN 接到 Vref， S8 閉合則 VX增加 128/271 Vref， S1 閉合則 VX 增加 1/271 Vref。 分段電容結(jié)構(gòu)使用了更少的電容，因此速度更快，功耗更小，芯片面積也更小，在速度、功耗、面積與性能之間得到了良好的折衷，目前位數(shù)比較高的逐次逼近 ADC，大多采用這種結(jié)構(gòu) [15][16]。對(duì)于一個(gè) N 位的串行 DAC，整個(gè)轉(zhuǎn)換需要 N次預(yù)充電和 N 次電荷再分配過(guò)程。 V r e fS2S3S1S4C 1C 2V 1V 2 圖 串行 DAC 串行電容 逐次逼近 ADC 只需要兩個(gè)中等大小的電容，所以比并行電容 逐次逼近 ADC 的芯片面積更小，但是它能達(dá)到的精度受開(kāi)關(guān)晶體管的寄生電容影響，而且轉(zhuǎn)換速度慢，應(yīng)用并不廣泛。我們知道，單種無(wú)源元件要做到較高的匹配精度是比較困難的，因此限制了 逐次逼近 ADC 的精度， RC 混合結(jié)構(gòu)使 用了