【正文】
L s i m u l a t i o nL o g i c S y n t h e s i s , O p t i m i z a t i o n S c a n I n s e r t i o nF o r m a l V e r i f i c a t i o n( R T L v s G a t e s )P r e l a y o u t S T AT i m i n gO K ?F l o o r p l a n n i n g P l a c e m e n t ,C T I n s e r t i o nA u t o R o u t i n gF o r m a l V e r i f i c a t i o n( S c a n I n s e r t e d N e t l i s t v sC T I n s e r t e d N e t l i s t )D R C , L V S , E C OP o s t l a y o u t S T AT i m i n gO K ?F o r m a l V e r i f i c a t i o n( E C O N e t l i s t v sC T I n s e r t e d N e t l i s t )P o w e r c h e c kN oY e sN oT a p e O u tY e sD CM O D E L S I MM B I S T A R C H I T E C TF O R M A L I T YP TA s t r oA s t r o R a i lF O R M A L I T YP TH e r c u l e sC a l i b e rV i r t u o s o數(shù)字前端設(shè)計(jì)( frontend) 以生成可以布局布線(xiàn)的網(wǎng)表 (Netlist)為終點(diǎn)。 數(shù)字后端設(shè)計(jì)( backend ) 以生成可以可以送交foundry進(jìn)行流片的 GDS2文件為終點(diǎn)。 算法模型 c/matlab code RTL HDL vhdl/verilog N