【正文】 綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。它能使得設(shè)計者提工作僅限于得用軟件的方式，即利用硬件描述語言和 EDA 軟件來寫成對系統(tǒng)硬件功能的實現(xiàn)。在計算機輔助工程方面融合了計算機輔助設(shè)計、計算機輔助制造、計算機輔助測試、計算機輔助工程技術(shù)以及多種計算機語言的 設(shè)計概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長線技術(shù)理論等。而 System Verilog 和 System C 這兩種 HDL語言 還處于完善過程中。 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language ,于 1983 年由美國國防部發(fā)起創(chuàng)建，由 IEEE 進一步民展并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”民布。 VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率得可靠性。 CPLD 的特點 （ 1）規(guī)模大 CPLD已進入大規(guī)?；虺笠?guī)模集成電路時代 ,一片 CPLD規(guī)?？蛇_(dá)幾十萬或上百萬門以上 ,用一片 CPLD 芯片就能實現(xiàn)一個數(shù)字系統(tǒng)。 （ 2）編程方式簡單方便 CPLD 產(chǎn)品中常用菊花鏈在線系統(tǒng)編程方式。 （ 4） CPLD 產(chǎn)品概述與舉例 Lattice 是最早推出 PLD 的公司。 20 世紀(jì) 90 年代以來， Lattice 首先發(fā)明了 isp 下載方式，并 將 EECMOS 與 ISP 相結(jié)合，使 CPLD 的應(yīng)用領(lǐng)域有了巨大的擴展。 Altera 是著名的 PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。如圖 是 FLEX 系列芯片引腳圖?？捎瞄T數(shù)為 1 萬至 25 萬門。 I/O21I/O20I/O22I/O23I/O24I / O 3 8I / O 3 7I / O 3 6I / O 3 5I / O 3 4I / O 3 3n T RSTI / O 3 2I / O 1 9I / O 1 8I / O 1 7I / O 1 6I / O 1 5I / O 1 4I / O 1 3 VCC I NTDEV_OEDEV_CLRnGCLCK1IN1IN4T M ST DOT DII/O6/DATA1I/O5/DATA2I/O4/DATA3I/O3/DATA4I/O2/DATA5I/O1/DATA6I/O0/DATA7I / O 4 5 / CL KUSRTCKI/O47/CSI/O46/nCSI/O49/nRSI/O48/nWSnCEOCONF_DONEn ST AT U SM SE L 1M SE L 0DAT A0DC L Kn C EI / O 7I / O 8I / O 9I / O 1 0I / O 1 1I / O 1 2nCONFIGIN2GCLK2IN3GNDINTI/O25I/O26I/O27I/O28I/O29I/O30I/O31I / O 3 9I / O 4 0I / O 4 1G ND I NTI N I T _ DO NEI / O 4 2 / RD Y n BS YI / O 4 3I / O 4 4GNDINTVCCINTVCCINTGNDINTVCCINTVCCINTG ND I NTVCC I NTAL T ER A頂面圖EP F 1 0 K10 L C 8 4FL EX8 4 P I N PLC C 封裝74737271706968676665646362616059585756555453525150494847464544434241403938373635343332313029282726252423222112131415161718192011 109 8 7 6 5 4 3 2 184 83 82 81 80 79 78 77 76 75 圖 FLEX系列芯片引腳圖 MAX+plusⅡ概述 本設(shè)計用的是 MAX+plusⅡ軟件。 MAX+plusⅡ界面友好，使用便捷，被譽為業(yè)界最 易學(xué)的 EDA 軟件。利用 MAX+plusⅡ進行設(shè)計的一般流程如圖 所示： 步 驟 2 ： 輸 入 設(shè) 計 項目 原 理 圖 / V H D L 代 碼步 驟 1 ： 建 立工 作 庫 文 件 夾步 驟 3 ： 存 盤 ， 注 意原 理 圖 / 文 本 取 名步 驟 4 ： 將 設(shè) 計 項目 設(shè) 置 成 P r o j e c t步 驟 5 ： 選 擇目 標(biāo) 器 件步 驟 6 ： 啟動 編 譯步 驟 7 ： 建 立 仿真 波 形 文 件步 驟 8 ： 仿 真 測試 和 波 形 分 析步 驟 9 ： 引 腳鎖 定 并 編 譯步 驟 1 0 ： 編程 下 載 / 配 置步 驟 1 1 ： 硬件 測 試 圖 MAX+plusⅡ一般設(shè)計流程 7 3 密碼鎖的電路框圖及工作原理 密碼鎖輸入電路的設(shè)計 電子密碼鎖的輸入電路由時序產(chǎn)生電路、鍵盤掃描電路、彈跳消除電路、鍵盤譯碼電路、按鍵數(shù)據(jù)緩存器，以及外接一個 4*4 矩陣式鍵盤組成。用帶有 I\O 口的線組成行列結(jié)構(gòu)，按鍵設(shè)置在行列的交點上。行列式鍵盤的電路原 理如圖 所示 1 32 45 6 7 89 A0 BC D E F+ 5 V5 . 1 KF P G AK x 3K x 2K x 1K x 0K y 0K y 1K y 2K y 3 圖 行列式鍵盤的電路原理圖 1 32 45 6 7 89 A0 BC D E F鍵盤譯碼電路按鍵標(biāo)志產(chǎn)生電路掃描電路 時鐘產(chǎn)生電路Kx [ 3 ... 0 ]Ky [ 3 ... 0 ]k ey v alu efun ctio n k eyk ey p ressed 8 按鍵設(shè)置在行列線交叉點，行、列線分別連接到按鍵開關(guān)的兩端。 判斷鍵盤中有無按鍵下是通過行線送入掃描信號，然后從列線讀取狀態(tài)得到的。如果列線信號全是高電平，則代表低電按下平信號所在的行中無按鍵；如果列線有輸入為低電平，則低電平信號所在的行和出現(xiàn)低電平信號的列的交點處有按鍵按下。 當(dāng)一個系統(tǒng)中需使用多種操作頻率的脈沖波形時，最方便的方法之一就 是利 9 用一個自由計數(shù)器來產(chǎn)生各種需要的頻率。這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時鐘信號。 鍵盤掃描電路 鍵盤掃描電路是用于提供鍵盤掃描信號 ky3ky0 的，其變化的順序依次為1110→ 1101→ 1011→ 0111→??周而復(fù)始地掃描。更短的停留時間是沒有必要的，因為人按鍵的時間大約為 10ms，不可能有更快的按鍵動作發(fā)生；另外，更短的時 間還容易采集到抖動信號，會干擾判斷。鍵盤掃描電路的外部接口如圖所示。其功能圖如圖 ： 圖 時序 產(chǎn)生電路和鍵盤掃描電路功能圖 實體描述： Entity： 系統(tǒng)輸入信號 Clk_1k: 提供系統(tǒng)的總輸入時鐘信號，為 1KHZ； 系統(tǒng)輸出信號： C_debounce ：去抖時鐘信號； Clk_ctr ：提供控制電路模塊的工作時鐘； Clk_scan ：為鍵盤掃描時序； C_diskey： 輸出到鍵盤的掃描信號 ； 彈跳消除電路 由于本 設(shè)計中采用的矩陣式鍵盤是 機械開關(guān)結(jié)構(gòu) ,因此在開關(guān)切換的瞬間會在接觸點出現(xiàn)信號來回的現(xiàn)象 ,對于電子密碼鎖這種靈敏度較高的電路這種彈跳將很可能會造成誤動作輸入 ,從而影響到密碼鎖操作的正確性。 10 圖 彈跳現(xiàn)象產(chǎn)生錯誤的抽 樣結(jié)果 如果調(diào)整抽樣頻率 (如圖 所示 )，可以發(fā)現(xiàn)彈跳現(xiàn)象獲得了改善。特別要注意的是，彈跳消除電路所使用的肪沖信號的頻率必須比其他電路使用的脈沖信號的頻率更高。 圖 彈跳消除電路的內(nèi)部實現(xiàn)原理圖 此處 RS觸發(fā)器的前端連接和非門的處理原則是： (1) 因為一般人的按鍵速度至多是 10 次 /秒，亦即一次 按鍵時間是 100 11 ms，所以按下的時間可估算為 50 ms。 (2) 對于不穩(wěn)定的噪聲，在 4 ms 以下則至多抽樣一次。 表 2 RS觸發(fā)器真值表 鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路 鍵盤譯碼電路是從 kx3kx0 和 ky3ky0 信號中譯碼出按鍵鍵值的電路，它的真值表如表 所示。由于這兩個電路關(guān)系緊密，因此放入同一個模塊中實現(xiàn)。其中clk_1k 為全局時鐘信號，它是由 FPGA 芯片的外部晶振給出的。 Ky[3..0]為鍵盤掃 描信號， kx[3..0]為鍵盤輸入信號， data_n、 data_f 為鍵值（代表按鍵所在位置）， ff表示有一個功能按鍵被按下，每發(fā)生一次按鍵動作， ff 就輸出一個寬度為全局時鐘的正脈沖。該信號用于與其他模塊握手，負(fù)責(zé)通知其他模塊鍵盤上有按鍵發(fā)生。其功能圖如圖 所示 圖 鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路功能圖 實體描述 : Entity 系統(tǒng)輸入信號： Ky[30]：鍵盤輸入信號； Kx[30]： 鍵盤掃描信號，與鍵盤掃描電路中 c_diskey[30]的相連； S R D OUT 0 0 不變 1 0 1 0 1 0 12 Clk：譯碼電路時鐘信號； 系統(tǒng)輸出信號： Data_n：系統(tǒng)輸出數(shù)字鍵值（也代表該按鍵所在位置）； Data_f：系統(tǒng)輸出功能鍵鍵值（也能代表該按鍵所在位置）； fn：表示有一個數(shù)字鍵按鍵被按下，每發(fā)生一次按鍵動作， fn 就輸出一個正脈沖； ff：表明按鍵是否為功能（功能鍵為 set 、 clear 、 lock 和 back 鍵）。 密碼鎖控制 電路 密碼鎖控制電路原理 密碼鎖的控制電路是整個電路的控制中心，主要由數(shù)字比較器、寄存器等組成。 ● 對數(shù)字輸入的響應(yīng)控制 如果按下數(shù)字鍵，第一個數(shù)字會從顯示器的最右端開始顯示，此后每新按下一個數(shù)字，顯示器上的數(shù)字必須左移一格，以顯示新輸入的數(shù)字。 由于這里設(shè)計的是一個四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字超過四個時，電路將無任何反應(yīng)，而且不再顯示第四個以后輸入的數(shù)字。 （ 2） 刪除鍵（ back）：此鍵有效時，數(shù)字右移，并且每按一次，右移一位。 （ 4） 解除電鎖鍵（ lock）：此鍵有效時，檢查輸入的密碼是否正確，若正確則開門。 如圖 所示 : 13 圖 密碼鎖控制電路功能圖 實體描述 Entity 系統(tǒng)輸入信號 Data_n:數(shù)字輸入信號； Data_f:功能輸入信號； Flag_n:數(shù)字輸入信號標(biāo)志； Flag_f:功能鍵輸入信號標(biāo)志； Clk:控制電路時鐘信號； 密碼鎖顯示電路 顯示電路原理 LED（ Light Emiting Diode）顯示器由七個發(fā)光二極管組成，稱七段 LED 顯示器，排列形狀如圖 （ a）所示。通過七段發(fā)光二極管亮暗的不同組合，可以顯示多種數(shù)字（ 0～9），字母（ a～ f、 A～ F）及其它符號。 （ 2）共陽極 接法： 各發(fā)光二極管的陽極連接在一起，接到數(shù)碼管的位控端（公共端），再接 +5V；各發(fā)光二極管的陰極分別連接到數(shù)碼管的段控端（ a～ g、 dp）， 27（ c） 為了顯示數(shù)字或符號，要為 LED 顯示器提供代碼，由于這些代碼是為顯示字形的，因此稱之為字形代碼，具體字形代碼這里不作介紹，請參考有關(guān)資料。由于各位數(shù)碼管的段選線并聯(lián)，段選碼的輸出對各位數(shù)碼管的來說都是相同的。 若需要各位數(shù)碼管顯示