北郵模擬集成電路設(shè)計(jì)期末實(shí)驗(yàn)報(bào)告-在線瀏覽
2024-10-17 11:31本頁面
【正文】 加，增益也減少。五、思考題根據(jù)計(jì)算公式，為什么不能直接增大R實(shí)現(xiàn)放大倍數(shù)的增大？ 答：若直接增加Rd，則Vd會(huì)增加，增加過程中會(huì)限制最大電壓擺幅；如果VDD—Vd=Vin—VTH，那MOS管處于線性區(qū)的邊緣，此時(shí)僅允許非常小的輸出電壓擺幅。此外，RD增大還會(huì)導(dǎo)致輸出結(jié)點(diǎn)的時(shí)間常數(shù)更大。二、實(shí)驗(yàn)要求，電壓放大倍數(shù)大于30dB；、調(diào)試；，并對(duì)測(cè)量結(jié)果進(jìn)行驗(yàn)算和誤差分析。如上圖所示。電流0I如果M4和M5相匹配，那么M1電流的大小就決定了M4電流的大小。如果VGS1=VGS2，則Ml和M2的電流相同。如果VGS1VGS2，由于I0=ID1+ID2，ID1相對(duì)ID2要增加。但是，當(dāng)VGS1變的比VGS2大時(shí)，ID2應(yīng)小。輸出電流IOUT等于差分對(duì)管的差值，其最大值為I0。反之如果VGS1VGS2，將變成負(fù)。描述大信號(hào)性能的相應(yīng)關(guān)系如下：式(71)中，VID表示差分輸入電壓。和M2將式(71)代入(72)中得到一個(gè)二次方程，可得出解。的漏電流與歸一化差分輸入電壓的關(guān)系曲線，也即是CMOS差分放大器的大信號(hào)轉(zhuǎn)移特性曲線。實(shí)驗(yàn)五：共源共柵電流鏡設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜ぼ浖氖褂?，了解Cadence軟件的設(shè)計(jì)過程。二、實(shí)驗(yàn)要求；:1；；~1000uA。且Vmin=.實(shí)驗(yàn)六：兩級(jí)運(yùn)算放大器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜ぼ浖氖褂茫私鈙ynopsys軟件的設(shè)計(jì)過程。 實(shí)驗(yàn)要求 單級(jí)放大器輸出對(duì)管產(chǎn)生的小信號(hào)電流直接流過輸出電阻，因此單級(jí)電路的增益被抑制在輸出對(duì)管的跨導(dǎo)與輸出阻抗的乘積。要想得到大的增益我們可以采用共源共柵結(jié)果來極大的提高出阻抗的值，但是共源共柵中堆疊的MOS管不可避免的減少了輸入電壓的范圍。這樣在共源共柵結(jié)構(gòu)的增益與輸出電壓矛盾。如本設(shè)計(jì)中的兩級(jí)運(yùn)放，大的增益靠第一級(jí)與第二級(jí)級(jí)聯(lián)而組成，而大的輸出電壓范圍靠第二級(jí)的共源放大器來獲得。圖1所示，Cc為引入的米勒補(bǔ)償電容。的相位裕量，假設(shè)RHP零點(diǎn)高于10GB以上所以 即 由于要求的相位裕量，所以可得到=，為了獲得足夠的相位裕量我們可以選定Cc=3pF考慮共模輸入范圍：在最大輸入情況下，考慮M1處在飽和區(qū)，有 （4）在最小輸入情況下，考慮M5處在飽和區(qū)，有 （5）而電路的一些基本指標(biāo)有 （6）GB是單位增益帶寬P1是3DB帶寬GB=
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