基于vhdl的單總線從機(jī)讀寫控制器-在線瀏覽
2024-08-06 12:26本頁面
【正文】 數(shù)字溫度傳感器（如）、/轉(zhuǎn)換器（如）門禁、身份識別器（如）、單總線控制器（如）等等。其型號多種多樣，有，等等，主要根據(jù)應(yīng)用場合的不同而改變其外觀。由于其耐磨耐碰，體積小，使用方便，封裝形式多樣，適用于各種狹小空間設(shè)備數(shù)字測溫和控制領(lǐng)域，目前有著廣泛的應(yīng)用，故我們選擇芯片來進(jìn)行下面的設(shè)計(jì)。也有其他形式的封裝。光刻中的序列號是出廠前被光刻好的，它可以看作是該的地址序列碼。光刻的作用是使每一個都各不相同，這樣就可以實(shí)現(xiàn)一根總線上掛接多個的目的。高速暫存存儲器高速暫存存儲器由個字節(jié)組成。其中所有數(shù)據(jù)均以最低有效位在前的方式讀寫。單片機(jī)可通過單線接口讀到該數(shù)據(jù)，讀取時低位在前，高位在后。表 2是對應(yīng)的一部分溫度值。 存儲器由于芯片可以工作在寄生電源模式下工作，該模式允許工作在無外部電源的狀態(tài)。簡單的說就是在信號線為高電平的時間周期內(nèi)，把能量儲存在內(nèi)部的電容器中；在信號線為低電平期間，由存儲在電容器內(nèi)的電荷供電。工作時信號線須接的上拉電阻，以保證信號線有足夠的驅(qū)動能力。在多只連接時，每個都擁有一個全球唯一的 位序列號，在這個總線系統(tǒng)中，微處理器依靠每個器件獨(dú)有的位片序列號辨認(rèn)總線上的器件并記錄總線上的器件地址，從而允許多只同時連接在一條單線總線上。對于的電路連接，除了上面所說的傳統(tǒng)的外部電源供電時的電路連接圖，也可以工作在上文所述的寄生電源模式中。 寄生電源模式硬件原理圖，時序波形的電平分為種類型：主機(jī)作用的高低電平、由輸出的高低電平和由上拉電阻拉起的高電平（后種情況主機(jī)釋放信號線）。 復(fù)位時序復(fù)位時序是工作的基礎(chǔ)。一個復(fù)位脈沖跟著一個存在脈沖表明已經(jīng)準(zhǔn)備好發(fā)送和接收數(shù)據(jù)。單總線由上拉電阻拉倒高電平。有兩種寫時序：寫 時序和寫時序。所有寫時序必須最少持續(xù)，包括兩個寫周期之間至少的恢復(fù)時間。總線控制器要生產(chǎn)一個寫時序，必須把數(shù)據(jù)線拉到低電平然后釋放，在寫時序開始后的釋放總線。總控制器要生成一個寫時序，必須把數(shù)據(jù)線拉到低電平并持續(xù)保持至少。如果線上是高電平，就是寫；如果線上是低電平，就是寫。 讀時序當(dāng)總線控制器發(fā)起讀時序時，僅被用來傳輸數(shù)據(jù)給控制器。除此之外，總線控制器在發(fā)出發(fā)送溫度轉(zhuǎn)換指令或召回指令之后讀時序。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低電平時，讀時序開始，數(shù)據(jù)線必須至少保持，然后總線被釋放。當(dāng)傳輸邏輯結(jié)束后，總線將被釋放，通過上拉電阻回到上升沿狀態(tài)。因此，總線控制器在讀時序開始后必須停止把/腳驅(qū)動為低電平，以讀取/腳狀態(tài)。由時序圖可知，單總線的通信協(xié)議由種信號類別組成：復(fù)位脈沖、存在脈沖、寫、寫、讀、讀。主機(jī)通過單總線對的操作必須首先由操作命令其中之一開始。 第3章 控制器設(shè)計(jì) 控制器結(jié)構(gòu)，控制器由部分組成，分別是邏輯控制部分、單總線時序控制部分、數(shù)據(jù)緩存部分以及計(jì)數(shù)器部分。與為地址信號，其不同組合決定控制器的工作狀態(tài)?？刂破饔赏獠刻峁┑臅r鐘信號，用來產(chǎn)生的計(jì)數(shù)周期，控制器以為一個時間片形成的讀寫時序。單總線時序控制部分的主要功能是產(chǎn)生單總線的讀寫時序，并向輸出控制命令，讀出測得的數(shù)字溫度值及其他輸出信息。其中為三態(tài)門控制信號，當(dāng)時輸出信號，時輸入信號。 輸出引腳連接示意圖下面采用語言進(jìn)行程序設(shè)計(jì)，實(shí)現(xiàn)以下功能：(1)、當(dāng)從機(jī)模塊檢測到主機(jī)發(fā)送的復(fù)位信號時，相應(yīng)復(fù)位信號；(2)、從機(jī)接收主機(jī)發(fā)送的命令；(3)、從機(jī)接收主機(jī)發(fā)送的信號；(4)、從機(jī)接收主機(jī)發(fā)送的命令和/數(shù)據(jù)；1. library2. use4. useds18B20:std_logic。50MHzdq:std_logic。rst:std_logic。10. :std_logic。:std_logic。13. LED3out14. 15. dataout1,dataout2,dataout3outdownto))。ds18B20。1. architectureofis2. 3. TYPESTATE_TYPEis4. spanSTATE:6. signal:039。clk1mstd_logic。分頻后得到的1M時鐘cp:(clk,clk_temp)4. begin5. ifthen6. (count24)=8. clk_temp=clk_temp。else10. countcount11. if。if。13. 14. end15. 為時序產(chǎn)生1ms時鐘16. 17. processn:rangeto19. begin1msrising_edge(clk1m)n:=n+1。ifthencp=notend23. end24. end1. STATE_TRANSITION:process(STATE,clk1m)主程序2. beginrising_edge(clk1m)039。then5. STATE=RESET。6. elseSTATE
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