基于dds的am調制-在線瀏覽
2024-08-04 15:41本頁面
【正文】 件和SmartSOPC實驗箱來實現(xiàn)DDS調制器的設計；b) DDS中的波形存儲器模塊用Altera公司的Cyclone系列FPGA芯片中的RAM實現(xiàn)，RAM結構配置成21210類型；c) 具體參數(shù)要求：頻率控制字K取4位；基準頻率fc=1MHz,由實驗板上的系統(tǒng)時鐘分頻得到；d) 系統(tǒng)具有清零和使能的功能；e) 利用實驗箱上的D/A轉換器件將ROM輸出的數(shù)字信號轉換為模擬信號，能夠通過示波器觀察到正弦波形；f) 通過開關（實驗箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗證；2. 提高部分設計要求a) 通過按鍵（實驗箱上的Si）輸入DDS的頻率和相位控制字，以擴大頻率控制和相位控制的范圍；(注意：按鍵后有消顫電路)b) 能夠同時輸出正余弦兩路正交信號；c) 在數(shù)碼管上顯示生成的波形頻率；d) 充分考慮ROM結構及正弦函數(shù)的特點，進行合理的配置，提高計算精度；e) 設計能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器；f) 自行添加其他功能。圖1 DDS實現(xiàn)的原理圖根據(jù)以上的原理圖，下面以正弦波為例，對各個部分進行簡單介紹。將一個周期內的正弦波，分為2N份，取每一點坐標下的正弦值，在將數(shù)據(jù)進行處理，擴展到0到2D1中的取值。N位是ROM的地址線寬度，即ROM中存有2N數(shù)據(jù)；D位是ROM的數(shù)據(jù)線寬度，即ROM輸出的數(shù)據(jù)范圍是0到2D1，這與以上ROM的數(shù)據(jù)配置相互對應。但ROM中的數(shù)據(jù)也可以間隔取值，這樣會減少采樣點的個數(shù)，但因為系統(tǒng)時鐘頻率fc=1MHz足夠大，遠遠大于Nyquist頻率，所以減少采樣點，對恢復波形沒有影響，但是可以縮短一個波形的輸出時間（即TS），這樣就能提高輸出波形頻率。頻率控制字K就用于改變采樣間隔，頻率控制字決定了累加器每次相加的數(shù)值，即在ROM中每個幾個數(shù)據(jù)取出一個輸出，這樣就達成了頻率控制。圖3 頻率控制字電路圖中ENP使能端接k5開關。當k5置1時，74163開始加計數(shù)。此時可由測頻電路顯示的頻率換算出頻率字。其中的加法器用VHDL語言編寫，寄存器則由硬件實現(xiàn)。use 。use 。result: out signed (14 downto 0))。architecture beh of adder issignal p: signed (14 downto 0)。result=OP+P。 寄存器圖5 寄存器內部電路op2[11..0]端輸入的頻率字，控制步長，addr[11..0]端輸入的是寄存器中輸出的，這樣可以通過寄存器的clk脈沖控制地址線上的數(shù)值以步長為間隔變化，這樣就可根據(jù)步長對ROM中的數(shù)據(jù)進行采樣。對累加器進行波形仿真如下圖6 累加器仿真波形圖（3） 波形存儲器其作用是進行波形的相位幅值轉換。 圖7 音頻信號封裝模型 圖8 調制信號封裝模型圖9 音頻信號發(fā)生電路圖10 調制信號發(fā)生電路由電路圖可以看出音頻信號和調制信號采用同樣的發(fā)生方法，其結構類似。音頻信號發(fā)生電路主要由三部分組成：頻率控制字、累加器、記錄正弦波的ROM。不同的是為了更好的進行控制，增加了一個清零開關。累加器結構如前，不再作說明。MATLAB軟件用到的公式如下：a) T=2*pi/4096。//正弦波 A=(1+sin(t))*1023/2。b) T=2*pi/4096。//方波 A=(1+square(t))*1023/2。c) T=2*pi/4096。//鋸齒波 A=(1+sawtooth(t))*1023/2。d) T=2*pi/4096。//三角波 A=(1+square(t,))*1023/2。另外，通過更改參數(shù)可以形成二分之一的正弦波及四分之一的正弦波。其余波形僅作理論分析，不另作硬件仿真。其一是把已經(jīng)合成的正弦波的數(shù)字量轉換成模擬量。（5） 調制與解調電路調制解調部分電路圖如下圖示：圖11 調制解調電路該部分電路有3個模塊組成：mul、adder、mul10。adder模塊則與74163組合使用，控制m的取值范圍，使之產(chǎn)生或不產(chǎn)生過調制。USE 。USE 。ENTITY mul ISPORT (X:IN signed (9 downto 0)。clk:in std_logic。END mul。BEGINp= signed (39。amp。
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