【正文】 STD_LOGIC。 數(shù)據(jù)輸出，送至雙端口RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口RAM寫使能 wren : OUT STD_LOGIC。END COMPONENT。 wrclock : IN STD_LOGIC。 rdclock : IN STD_LOGIC。 wraddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 相位累加器COMPONENT phasesum PORT( 全局復(fù)位 reset : IN STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 讀RAM時鐘 rdclock : OUT STD_LOGIC。 讀RAM地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 信號說明SIGNAL ddsen : STD_LOGIC。SIGNAL wren : STD_LOGIC。SIGNAL rdclock : STD_LOGIC。SIGNAL dataout : STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL m : STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN 元件例化 INTER_CONTROL: interface PORT MAP( 與微控制器接口信號 全局復(fù)位 reset = reset, 全局時鐘 clk = clk, 地址總線 addrbus = addrbus, 數(shù)據(jù)總線 databus = databus, 片選 cs = cs, 地址選通 as = as, 數(shù)據(jù)選通 ds = ds, 與內(nèi)部模塊接口信號 DDS掃頻使能 ddsen = ddsen, 經(jīng)比例乘法器分頻后的時鐘 fclk = fclk, 步長 m = m, 數(shù)據(jù)輸出，送至雙端口RAM dataout = dataout, 地址輸出，送至雙端口RAM addrout = addrout, 雙端口RAM寫使能 wren = wren, 雙端口RAM寫時鐘 wrclock = wrclock )。 相位累加器 PHASE_ADDER: phasesum PORT MAP( 全局復(fù)位 reset = reset, 分頻時鐘 fclk = fclk, 掃頻使能 ddsen = ddsen, 相位累加步長 m = m, 讀RAM時鐘 rdclock = rdclock, 讀RAM使能 rden = rden, 讀RAM地址 rdaddress=rdaddress )。 圖 22是頂層實體仿真波形，由圖中可以看到，首先，向地址為000的寄存器寫數(shù)據(jù)00010000，表示將晶振頻率10分頻，然后向地址為100的寄存器寫數(shù)據(jù)10000000，表示相位累加器使能，隨后，輸出波形。3 模塊設(shè)計與實現(xiàn)如前面所述，頂層實體由3個模塊構(gòu)成：微控制器接口模塊、相位累加器模塊及雙端口RAM模塊。 微控制器接口模塊微控制器接口向8位、16位、32位微處理器級微控制器提供友好的操作接口，如圖31所示?，F(xiàn)在，介紹一下輸出引腳。前面已經(jīng)提到，DDS內(nèi)部實現(xiàn)了6個寄存器，其中，4個位分頻寄存器，1個位控制寄存器，1個位數(shù)據(jù)輸入寄存器，這些寄存器的地址在表31中。分頻寄存器用于存儲分頻系數(shù)，分頻模塊由8個BCD比例乘法器構(gòu)成。FWORD1對應(yīng)第一級和第二級比例乘法器，F(xiàn)WORD2對應(yīng)第三級和第四級比例乘法器，以此類推，F(xiàn)WORD4對應(yīng)第七級和第八級比例乘法器。mmm0是相位累加步長控制字，由于系統(tǒng)設(shè)計中規(guī)定相位累加步長m=，n=0,1,2, …，7，所以使用3位表示他們足夠了，對應(yīng)的累加步長值如表34所示。復(fù)位時，地址為0，每向DATA寄存器寫一次數(shù)據(jù)，地址自動加1，直到地址寫滿，自動清零，準(zhǔn)備下一次寫入過程。表 35 控制寄存器BIT7BIT6BIT5BIT4BIT3BIT2BIT1BIT0DATA7DATA6DATA5DATA4DATA3DATA2DATA1DATA0本模塊通過片選信號、地址選通信號、數(shù)據(jù)選通信號來鎖定地址和數(shù)據(jù)，當(dāng)片選信號CS和地址選通信號AS有效時，根據(jù)地址總線內(nèi)容使能對應(yīng)寄存器。微控制器接口模塊的狀態(tài)機如圖32所示：(1) IDLE。此狀態(tài)等待片選信號有效和AS信號的下降沿，當(dāng)條件滿足時，狀態(tài)機切換到STROBE狀態(tài)。當(dāng)片選信號有效時，狀態(tài)機在此狀態(tài)等待，直到DS信號出現(xiàn)下降時沿，切換到DATA_LAUNCH狀態(tài)；當(dāng)片選信號無效時，狀態(tài)機切換到IDLE狀態(tài)。 此狀態(tài)只持續(xù)1個時鐘周期，在時鐘上升沿寫入數(shù)據(jù)，返回IDLE狀態(tài)。第二個進(jìn)程是狀態(tài)寄存器，同步狀態(tài)。第四個進(jìn)程是寫RAM狀態(tài)機。第六個進(jìn)程根據(jù)使能，寫對應(yīng)寄存器。USE 。USE 。 全局時鐘 clk : IN STD_LOGIC。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 地址選通 as : IN STD_LOGIC。 與內(nèi)部模塊接口信號 DDS掃頻使能 ddsen : OUT STD_LOGIC。 步長 m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址輸出，送至雙端口RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口RAM寫時鐘 wrclock : OUT STD_LOGIC )。ARCHITECTURE rtl of interface IS 元件說明 8個比例乘法器級聯(lián)COMPONENT fre_div PORT( 輸入時鐘 FIN : IN STD_LOGIC。 BCD2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD6 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD8 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END COMPONENT。039。 CONSTANT FWORD2_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 001。 CONSTANT FWORD4_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 011。CONSTANT DATA_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 101。 SIGNAL ds_delay : STD_LOGIC。SIGNAL bcd7 : STD_LOGIC_VECTOR(3 downto 0)。SIGNAL bcd5 : STD_LOGIC_VECTOR(3 downto 0)。SIGNAL bcd3 : STD_LOGIC_VECTOR(3 downto 0)。SIGNAL bcd1 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機信號SIGNAL prs_state, next_state : STATE_TYPE。 狀態(tài)機信號SIGNAL wr_state : WR_STATE_TYPE。SIGNAL wrclock_reg : STD_LOGIC。SIGNAL ramaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL fout : STD_LOGIC。 FWORD2寄存器使能SIGNAL f2_en : STD_LOGIC。 FWORD4寄存器使能SIGNAL f4_en : STD_LOGIC。 DDSDATA寄存器使能SIGNAL data_en : STD_LOGIC。139。139。 ds_delay = ds。 END PROCESS。 ELSIF rising_edge(clk) THEN prs_state = next_state。END PROCESS。 CASE prs_state IS 空閑狀態(tài) (00) WHEN IDLE = 等待as的下降沿 IF cs = 39。 THEN 片選,低有? IF as = 39。 AND as_delay = 39。 THEN next_state = STROBE。 END IF。039。039。139。 ELSIF ds = 39。 THEN next_state = STROBE。 ELSE next_state = IDLE。 讀/寫狀態(tài) (10) WHEN DATA_LAUNCH = 回到空閑狀態(tài) next_state = IDLE。 END PROCESS。039。039。 wr_state = wr_idle。039。039。139。139。 wr_state = wr_high。 END IF。139。 高狀態(tài) (10) WHEN wr_low = wrclock_reg = 39。 計算RAM地址 IF ramaddress = 11111111 THEN ramaddress = 00000000。139。 回到空閑狀態(tài) wr_state = wr_idle。 END IF。 寫雙端口RAM的信號 wrclock = wrclock_reg。 dataout = ramdata。 ADDR_DECODE Process 地址譯碼 Addr_Decode_Proc: PROCESS (reset, clk, addrbus, cs, as) BEGIN IF reset = RESET_ACTIVE THEN f1_en = 39。 f2_en = 39。 f3_en = 39。 f4_en = 39。 cr_en = 39。 data_en=39。 在時鐘的上升沿同步 ELSIF rising_edge(clk) THEN IF cs = 39。 AND as = 39。 THEN 根據(jù)地址，使能對應(yīng)寄存器 CASE addrbus IS WHEN FWORD1_ADDR = f1_en = 39。 f2_en = 39。 f3_en = 39。 f4_en = 39。 cr_en = 39。 data_en=39。 WHEN FWORD2_ADDR = f1_en = 39。 f2_en = 39