【正文】 系列等。此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。 ModelSim介紹 Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDl 語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的但內(nèi)核支持 VHDL和 Verilog混合仿真的仿真器。 ModelSim 主要特點(diǎn)： RTL 和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；單內(nèi)核 VHDL和 Verilog混合仿真；源代碼末班和助手，項(xiàng)目管理；集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、 Signal Spay、虛擬對(duì)象 Virual Object、Memory窗口、 Assertion窗 口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；C 和 Tcl/Tk 接口、 C 調(diào)試；對(duì) SystemC 的直接支持，和 HDL任意混合；支持 SystemVerilog的設(shè)計(jì)功能；對(duì)系統(tǒng)級(jí)描述語(yǔ)言的最全面支持， SystemVerilog、 SystemC、 PSL；可以單獨(dú)或同事進(jìn)行行為、 RTL級(jí)、和門(mén)級(jí)的代碼。 SE版和 OEM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問(wèn)題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE為例，對(duì)于代碼少于 40000行的設(shè)計(jì)， ModelSim SE 比 ModelSim XE要快 10 倍；對(duì)于代碼超過(guò) 40000 行的設(shè)計(jì)，ModelSim SE要比 ModelSim XE快近 40 倍。 . . 3 設(shè)計(jì)原理 本設(shè)計(jì) 主要利用狀態(tài)機(jī)進(jìn)行整體設(shè)計(jì)，分部完成，便于大家分組進(jìn)行合作，此設(shè)計(jì)要求 完成對(duì)數(shù)據(jù)通路的架構(gòu)，控制模塊和運(yùn)算器模塊的設(shè)計(jì)，可進(jìn)行加減乘除的基本運(yùn)算。簡(jiǎn)易計(jì)算器由鍵盤(pán)輸入模塊、鍵盤(pán)去抖動(dòng)模塊、狀態(tài)機(jī)、計(jì)算模塊、 OP OP2 模塊、顯示模塊組成，結(jié)構(gòu)清晰，易于編寫(xiě)。 FSM 根據(jù) scancode 進(jìn)度，輸出對(duì)應(yīng)的 outsel，選擇顯示不同的 bcd 數(shù)據(jù)。 檢測(cè)按鍵次數(shù) press_count 第 1運(yùn)算數(shù) bcd FSM 第 2運(yùn)算數(shù) bcd bcd2 (+*/) load ALU bcd bcd2 alu_op res display outsel opkey scancode 圖 31 簡(jiǎn)易計(jì)算器模塊化設(shè)計(jì)原理圖 . . 4 模塊化設(shè)計(jì)分析 鍵盤(pán)矩陣模塊 計(jì)算器輸入數(shù)字和其他功能按鍵要用到很多按鍵，如果采用獨(dú)立按鍵的方式，在這種情況下，編程會(huì)很簡(jiǎn)單，但是會(huì)占用大量的 I/O 口資源，因此在很多情況下都不采用這種方式，而是采用矩陣鍵盤(pán)的方案。這樣鍵盤(pán)上按鍵的個(gè)數(shù)就為 44個(gè)。 矩陣鍵盤(pán)模塊原理圖如圖 41 所示，矩陣鍵盤(pán)仿真波形如圖 42 所示。 程序設(shè)計(jì)原理：按鍵去抖動(dòng)關(guān)鍵在于提取穩(wěn)定的電平狀態(tài)，濾除抖動(dòng)毛刺，對(duì)于一個(gè)按鍵信號(hào)，可以用一次脈沖對(duì)其進(jìn)行取樣，如果連續(xù)三次取樣為低電平，則為低電平，如果不滿足三次取樣都為低，則認(rèn)為按鍵穩(wěn)定狀態(tài)結(jié)束。 . . 圖 43 去抖模塊原理圖 圖 44 去抖模塊仿真波形 ALU模 塊設(shè)計(jì) ALU 模塊主要實(shí)現(xiàn)數(shù)據(jù)的加減乘除運(yùn)算，用 VHDL代碼描述邏輯單元、算數(shù)單元、選擇器單元，要求輸入兩組二進(jìn)制數(shù)據(jù)，利用元件例化語(yǔ)句將設(shè)計(jì)的三個(gè)單元進(jìn)行組合，建立一個(gè)包含所有元件的包集。 圖 45 ALU模塊原理圖 圖 46 ALU模塊仿真波形 FSM 模塊設(shè)計(jì) 狀態(tài)機(jī)由六個(gè)狀態(tài)組成，主要是判斷鍵盤(pán)輸入的是數(shù)據(jù)還是運(yùn)算符，從而來(lái)進(jìn)行不同的運(yùn)算，首先判斷第一個(gè)輸入的數(shù)據(jù)是否為數(shù)字，若不是數(shù)據(jù)則等待，若是數(shù)據(jù)則進(jìn). . 入下一個(gè)狀態(tài)等 鍵盤(pán)彈起后判斷下一個(gè)數(shù)據(jù)為數(shù)字還是運(yùn)算符，若是數(shù)據(jù)則將數(shù)據(jù)存入OP1，若是運(yùn)算符，則將數(shù)據(jù)存入 OP1 和 OP2，并等待下一個(gè)數(shù)據(jù)的到來(lái)，狀態(tài)機(jī)中值得注意的是在進(jìn)行數(shù)據(jù)運(yùn)算時(shí)，將運(yùn)算的數(shù)據(jù)要存入 OP1 和 OP2 中。 圖 47 FSM 模塊原理圖 圖 48 FSM 模塊仿真波形圖 OP1 模塊設(shè)計(jì) OP1 模塊的主要功能是實(shí)現(xiàn)數(shù)據(jù)的輸入及存儲(chǔ)，主要用來(lái)做被加數(shù)、被除數(shù)等，在第一次輸入數(shù)據(jù)時(shí)，數(shù)據(jù)存入 OP1 等進(jìn)行操作后，數(shù)據(jù)會(huì)被裝載 到 OP1 和 OP2 模塊中，待數(shù)據(jù)被輸入時(shí)更新 OP1 中的數(shù)據(jù)。 圖 49 OP1 模塊原理圖 . . 圖 410 OP1 模塊仿真波形 OP2 模塊設(shè)計(jì) OP2 模塊的主要功能是用來(lái)存儲(chǔ)運(yùn)算完成的數(shù)據(jù)，使計(jì)算器有連續(xù)計(jì)算的能力。OP2 模塊原理圖如圖 411 所示，仿真波形圖如圖 412 所示。 BIN 模塊原理圖如圖 413，仿真波形圖如圖 414。 BCD 模塊原理圖如圖 414，仿真波形圖如圖 415。通過(guò)做計(jì)算器，我對(duì) Quartus II 和 ModelSim應(yīng)用更加熟悉了。通過(guò)老師的講解我對(duì)本課題有了一定的了解。認(rèn)識(shí)到理論與實(shí)踐之間的差距，聯(lián)系實(shí)際的應(yīng)用去理解只是比一大堆理論來(lái)的直接與清晰明了。通過(guò)對(duì)簡(jiǎn)易計(jì) 算器設(shè)計(jì)，熟悉了 Quartus II 的運(yùn)行環(huán)境，初步掌握了 VHDL語(yǔ)言基本庫(kù)函數(shù)的調(diào)用和編寫(xiě)基本程序等應(yīng)用；明白了原理圖和代碼之間的關(guān)系；學(xué)會(huì)了做一個(gè)工程的一般步驟，以及分模塊化設(shè)計(jì)的好處。正是由于你們的幫助和支持，我才能克服一個(gè)一個(gè)的困難和疑惑，直至本次課程設(shè)計(jì)圓滿完成。 . . 參考文獻(xiàn) [1] 喬廬峰，王志功 .數(shù)字電路設(shè)計(jì)教程 [M]. 北京電子工業(yè)出版社， 2020 [2] 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程（第二版） [M]. 科學(xué)出版社， 2020 [3] 焦素敏， EDA應(yīng)用技術(shù) [M]. 北京清華大學(xué)出版社， 2020 [4] 譚會(huì)生，張昌凡 .EDA技術(shù)及應(yīng)用 [M]. 西安西安電子科技大學(xué)出版社， 2020 [5] 曾繁泰，陳美金 .VHDL 程序設(shè)計(jì) [M]. 北京清華大學(xué)出版社， 2020 . . 附錄 鍵盤(pán)矩陣模塊程序 LIBRARY ieee。 USE 。 rst : IN STD_LOGIC。 col : OUT STD_LOGIC_VECTOR(3 downto 0)。 END keys。 signal enable:std_logic。139。 . . elsif clk39。139。039。 end if。 process(rst,current_state,row) begin if rst=39。 then col=1111。 next_state=01。 next_state=10。 next_state=11。 next_state=00。next_state=00。 end if。 . . process(current_state,row) begin if rst=39。 then scancode=X0000。039。enable=39。 when 1101=scancode=X0002。139。enable=39。 when 0111=scancode=X0008。139。enable=39。 end case。enable=39。 when 1101=scancode=X0020。139。enable=39。 when 0111=scancode=X0080。139。enable=39。 end case。enable=39。 when 1101=scancode=X0200。139。enable=39。 when 0111=scancode=X0800。139。enable=39。 end case。enable=39。 when 1101=scancode=X2020。139。enable=39。 when 0111=scancode=X8000。139。enable=39。 end case。 end process。 去抖模塊程序 LIBRARY ieee。 ENTITY filter IS PORT ( clk : IN STD_LOGIC。 scancode : IN STD_LOGIC_VECTOR(15 downto 0)。 . . END filter。 signal temp: STD_LOGIC_VECTOR(15 downto 0)。 BEGIN process(clk,rst,scancode) begin if rst=39。 then count=0。event and clk=39。then if scancode=X0000 then count=0。 end if。 end process。139。temp=X0000。 . . when G1= if temp = scancode then sc=temp。 end if。 end case。 end process。 ALU 模塊程序 LIBRARY ieee。 USE 。 ENTITY AUL IS PORT ( op1_in : IN STD_LOGIC_VECTOR(27 downto 0)。 oprand:IN STD_LOGIC_VECTOR(2 downto 0)。 . . END AUL。 variable t1,t2:integer range 0 to 268435455。 begin case oprand is when 000 = AUL_OUT=op1_in。 temp2:=op2_in。 AUL_OUT=temp。 t2:=conv_integer(op2_in)。 AUL_OUT=conv_STD_LOGIC_VECTOR(t3,28)。 end if。 t2:=conv_integer(op2_in)。 if t3=99999999 then AUL_OUT=conv_STD_LOGIC_VECTOR(t3,28)。 end if。 t2:=conv_integer(op2_in)。 else t3:=t2/t1。 end if。 end case。 END AUL_architecture。 USE 。 rst : IN STD_LOGIC。 op1_add : OUT STD_LOGIC。 op1_load : OUT STD_LOGIC。 oprand : OUT STD_LOGIC_VECTOR(2 downto 0) )。 ARCHITECTURE FSM_architecture OF FSM IS signal current_state,next_state:STD_LOGIC_VECTOR(2 downto 0):=000。 signal operate:STD_LOGI