不同公司數(shù)字電路筆試試題-在線瀏覽
2025-05-11 05:47本頁面
【正文】 什么是Setup 和Holdup時間？（漢王筆試） setup和holdup時間,區(qū)別.（南山之橋） 解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（ 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間Setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。如果hold time 不夠，(Setup Time)和保持時間（Hold time）。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。（仕蘭微 電子） 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。（南山之橋） 1MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） 1給了reg的setup,hold時間，求中間組合邏輯的delay范圍。組合邏輯電路最大延遲為T2max,最小為T2min。（華為） 1給出某個一般時序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達(dá)式。（威盛VIA 上海筆試試題） 1一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（威盛VIA 上海筆試試題） 2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（揚(yáng)智電子筆試） 2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（Infineon筆試） 畫出CMOS的圖，畫出towtoone mux gate。（飛利浦－大唐筆試） 3畫出Y=A*B+C的cmos電路圖。（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（未知） 3給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡）。（Infineon筆試） 3為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏
法律信息相關(guān)推薦
鄂ICP備17016276號-1