【正文】 q:=0。 end if。address_signal=conv_std_logic_vector(q,2)。 A/D轉(zhuǎn)換控制模塊ADC0809采樣原理比較簡單：首先我們給START一個有效的上升沿使0809復(fù)位，接著給它一個下降沿，隨后狀態(tài)信號EOC隨即變成低電平。s。下圖是ADC0809的采樣狀態(tài)圖。其核心代碼如下：designed by G_XW CASE current_state IS WHEN st0=ALE=39。START=39。LOCK=39。OE=39。next_state=st1。139。139。139。039。 WHEN st2=ALE=39。START=39。LOCK=39。OE=39。 IF (EOC=39。) THEN next_state=st3。 END IF。039。039。039。139。 WHEN st4=ALE=39。START=39。LOCK=39。OE=39。next_state=st0。 END CASE。REG: PROCESS(CLK) BEGIN IF(CLK39。139。 END IF。LATCH1: PROCESS(LOCK) BEGIN IF LOCK=39。 AND LOCK39。 END IF。END behav。此種通信方式比較簡單，并且 FPGA的IO口也支持此種通信協(xié)議。異步串行通信要求的傳輸線少，可靠性高，傳輸距離遠(yuǎn)，被廣泛應(yīng)用于微機和外設(shè)的數(shù)據(jù)交換。實現(xiàn)RS232電平和TTL/CMOS電平轉(zhuǎn)換可以用接口芯片來實現(xiàn)，實現(xiàn)數(shù)據(jù)的串行到并行轉(zhuǎn)換用的是UART，它們是實現(xiàn)串行通信必不可少的兩個部分。異步串行通訊是一幀一幀進行傳輸，幀與幀之間的間隙不固定，間隙處用空閑位（高電平）填補，每幀傳輸總是以邏輯（低電平）狀態(tài)的起始位開始，停止位結(jié)束。因此，異步通訊簡單、靈活，對同步時鐘要求可低些。每幀信息由起始位、數(shù)據(jù)位、奇偶校驗位和停止位組成。根據(jù)串行通信的協(xié)議，發(fā)送串行數(shù)據(jù)一般是：1個起始位，1個數(shù)據(jù)位，1個或多個停止位，這樣，發(fā)送起始位以后表明傳輸開始。此時我們便可以開始針對FPGA和上位機進行編程。 狀態(tài)機signal state : state_type:=xidle。 signal tx_reg:std_logic_vector(9 downto 0)。139。 txbuf amp。039。process(bclk,reset,w_en,txbuf)variable t16:integer range 0 to 3:=0。 控制發(fā)送位數(shù) begin if rising_edge(bclk) then if reset=39。 then state=xidle。139。139。 跳轉(zhuǎn)到發(fā)送初始位狀態(tài) else state=xidle。 when xstart = if t16=2 then 計數(shù)器到16就狀態(tài)跳轉(zhuǎn)到輸出狀態(tài) state=xshift。 else t16:=t16+1。 end if。039。 bitt:=0。 else state=xshift。 t16 :=0。 state=xwait。 when xshift= txds=tx_reg(bitt)。 輸出數(shù)據(jù)位的序號自動加1 state=xwait。 end case。 end if。 輸出數(shù)據(jù) end process。前面所介紹的通道選擇控制、A/D轉(zhuǎn)換控制、串口通信模塊所需的時鐘都需要將系統(tǒng)時鐘50Mhz進行分頻，分別是10000分頻、100分頻、1250分頻。designed by G_XW the fenpin100 blockarchitecture one of fenpin100 is constant m:integer:=50。beginif(clk_in39。139。elsecount:=count+1。if(countm)thenclk_out=39。elseclk_out=39。end if。end process。在這里用到的調(diào)試工具為Altera公司自己推出的Quartus II，該軟件集FPGA設(shè)計，仿真，調(diào)試于一體。在FPGA的仿真中進行功能仿真有兩種激勵的輸入方式，一種是傳統(tǒng)的波形輸入，另一種則是使用Testbench。在本次設(shè)計中我們采用傳統(tǒng)的波形輸入法對系統(tǒng)各模塊，包括頂層模塊進行仿真。 通道選擇控制模塊仿真及調(diào)試 II軟件進行編譯，順利通過編譯后生成模塊圖。從圖中可以看到，、3，使得hcf4052可以周期性地選中四個傳感器。 A/D轉(zhuǎn)換控制模塊仿真及調(diào)試 II軟件進行編譯，順利通過編譯后生成模塊圖。在第一個時鐘上升沿ALE和START變?yōu)楦唠娖?，此時ADC0809將地址信號鎖存，并且將復(fù)位。綜上所述，A/D轉(zhuǎn)換控制模塊設(shè)計成功。 圖中bclk為串口發(fā)送數(shù)據(jù)的時鐘信號，需要對系統(tǒng)時鐘進行倍頻再分頻得到。由于漏磁檢測系統(tǒng)一般數(shù)據(jù)量大，所以上位機設(shè)置的波特率為56000bps，故fpga串口發(fā)送的頻率為56000。 頂層設(shè)計仿真及調(diào)試系統(tǒng)頂層設(shè)計圖如下所示 在Quartus II中將前面介紹過的通道選擇控制模塊、A/D轉(zhuǎn)換控制模塊、串口通信模塊、分頻與倍頻模塊結(jié)合起來，用原理圖的輸入方法設(shè)計出了頂層原理圖。從中我們可以看出，系統(tǒng)占用的IO口不多，而底層的邏輯門電路占用的也不大，這表明我們的設(shè)計還較合理。FPGA的優(yōu)點就是更改程序代碼后可以實時地下載給FPGA觀察運行情況。前面說道過，這個實驗如果能在一根有缺陷的管道中進行，那么就能看到某個位置的曲線與周圍曲線有明顯不同，技術(shù)人員就能分析出管道的缺陷在哪。因此本次設(shè)計存在著相當(dāng)?shù)那熬?。參考文獻[1].蔣奇，[J].機電設(shè)備，2002(2):1620.[2].[D].沈陽：沈陽工業(yè)大學(xué)，2005.[3].[M]。由于自己以前接觸過VHDL硬件描述語言，所以相對來說容易一些。如果沒有他們的幫助，我不可能完成的這么快，也不可能考慮的如現(xiàn)在全面。其次，我也必須謝謝王鵬同學(xué)的幫助，他給予了我們的模塊思想與思路。他們之中有的比我有經(jīng)驗，懂得比我多，當(dāng)碰到難題我們就一起討論，有不懂的地方他們也是不遺余力地教我。 附錄——源程序代碼這段程序是串口通信的發(fā)送部分時鐘頻率是串口通信