eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-在線瀏覽
2025-03-05 04:59本頁(yè)面
【正文】 資料[1].《Verilog HDL入門》.北京航空航天大學(xué)出版社，[2].潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）.科學(xué)出版社，[3].焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社，指導(dǎo)教師（簽名）：教研室主任（簽名）：課程設(shè)計(jì)成績(jī)?cè)u(píng)定表出勤情況出勤天數(shù) 缺勤天數(shù)成績(jī)?cè)u(píng)定出勤情況及設(shè)計(jì)過(guò)程表現(xiàn)（20分）課設(shè)答辯（20分）設(shè)計(jì)成果（60分）總成績(jī)（100分）提問(wèn)（答辯）問(wèn)題情況綜合評(píng)定 指導(dǎo)教師簽名： 年 月 日目錄1 引言 12 設(shè)計(jì)題目?jī)?nèi)容及要求 3：簡(jiǎn)易計(jì)算器的設(shè)計(jì) 3 3 3 FSM模塊 3 Filter模塊 4 ALU模塊 5 OP模塊 5 6 73電路仿真 8 II的簡(jiǎn)介 8 Quartus II功能 8 Quartus II的其他特性 9 Quartus II的操作頁(yè)面 9 12 134 設(shè)計(jì)總結(jié) 14參考文獻(xiàn) 151 引言FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所FPGA可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。Verilog是電氣電子工程師學(xué)會(huì)（IEEE）標(biāo)準(zhǔn)之一。設(shè)計(jì)人員還可以利用Verilog的擴(kuò)展部分VerilogAMS進(jìn)行模擬電路和混合信號(hào)集成電路的設(shè)計(jì)。在美國(guó)大約有10萬(wàn)設(shè)計(jì)人員、同為電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn)的硬件描述語(yǔ)言，有著各自的特點(diǎn)。兩種語(yǔ)言都能夠在多個(gè)抽象層次對(duì)數(shù)字電路建模，并且可以與驗(yàn)證、仿真、綜合工具協(xié)同工作。另外，由于Verilog與C語(yǔ)言在語(yǔ)法上有相似之處，因此具有C語(yǔ)言基礎(chǔ)的設(shè)計(jì)人員更容易掌握它，而VHDL設(shè)計(jì)人員需要具有Ada語(yǔ)言編程基礎(chǔ)，并且學(xué)習(xí)周期比Verilog更長(zhǎng)。隨著VerilogA被合并到Verilog標(biāo)準(zhǔn)之中，而該部分后來(lái)成為了VerilogAMS的一部分，該語(yǔ)言增加了對(duì)模擬電子系統(tǒng)的描述能力，因此它在混合信號(hào)集成電路中有著更廣泛的應(yīng)用。同時(shí)加強(qiáng)對(duì)Quartus II的熟練操作，鍛煉自己獨(dú)立編寫代碼的能力與技巧，學(xué)會(huì)自我調(diào)試。簡(jiǎn)易計(jì)算器的狀態(tài)轉(zhuǎn)移圖如圖21所示，fsm模塊如圖22所示。當(dāng)沒(méi)有輸入時(shí)狀態(tài)s2繼續(xù)保持，如果繼續(xù)有操作符或者操作碼輸入時(shí)，op1_add=0，并由此進(jìn)入狀態(tài)s0.在s0狀態(tài)下如果輸入的是操作符+、—、*、/、=,狀態(tài)進(jìn)入s3則狀態(tài)機(jī)FSM會(huì)把數(shù)據(jù)同時(shí)寫入到op1和op2，即oprand=sc,op1_load=1,op2_load=1,而此時(shí)轉(zhuǎn)入下一狀態(tài)s4，該過(guò)程中op1和op2不再接受數(shù)據(jù)，即op1_add=0,op2_load=,，當(dāng)再次有數(shù)字輸入時(shí)op1清零，進(jìn)入狀態(tài)s6。amp。它由與門和或門組成，主要負(fù)責(zé)所有數(shù)學(xué)與邏輯功能。圖25 ALU模塊 OP
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